Objectif

Architecture dun systme P

Description dun systme Fonctionnement matriel Conception Applications spciales

Exemple du 6809

M. Deloizy

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Exemple du 6809

lments constitutifs dun systme

Systme 8 bits

Simplicit Lenteur Pas doptimisation Programmes et donnes dans le mme espace Excution squentielle

Processeur Mmoires Dispositifs dEntres/Sorties Logique de contrle et gestion

Architecture de Von Neumann (1903~1957)

M. Deloizy

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Le processeur

Excution dune instruction

Cur du systme Gre changes avec priphriques sous contrle dun programme Programme :

Slection de la donne pointe par PC Lecture de la donne

Code oprateur Peut durer plusieurs cycles

Suite dinstructions excutes squentiellement

Dcodage et excution de linstruction

Code oprateur [+ oprande] PC indique instruction en cours

Selon complexit Micro programmes Peut ncessiter lecture de donnes complmentaires

Rcupration de linstruction suivante

PC plac sur la prochaine instruction excuter

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Description lectrique du 6809

Description lectrique du 6809

40 pattes / 5V Vss, Vcc : alimentation A0 ~ A15 : adresses (sorties, 64k adr.) D0 ~ D7 : donnes (8 bits, bidir.) NMI, IRQ, FIRQ : entres interruptions RESET : entre initialisation (trigger) XTAL, EXTAL : oscillateur Q, E : sorties horloges (quad, Fxtal/4) R/W : sortie Read/Write HALT : entre. Mise en veille. Rveil par RESET, NMI ou DMA/BREQ DMA/BREQ : entre. Demande accs aux bus

MRDY : entre. Indique si le priphrique est prt. BA, BS : sorties. Indiquent ltat du CPU

00 : normal 11 : bus Hi-Z 01 : reconnaissance interruption 10 : attente synchro (instruction Wait)

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criture dans un priphrique

Lecture dun priphrique

P positionne les lignes adresses

adresse du priphrique

P positionne la ligne R/W 0 P positionne donnes (quand E) Priphrique doit lire donnes (quand E ) P met donnes en Hi-Z

P positionne les lignes adresses P positionne la ligne R/W 1 Priphrique doit positionner donnes P lit donnes (quand E ) Priphrique doit mettre donnes en Hi-Z P met donnes en Hi-Z

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Chronogrammes du P

Priphriques

Situs autour du processeur Circuit adressable accessible en lecture ou criture Exemples :

Entres / Sorties numriques CNA ou CAN Interfaces (cran, rseaux, mmoires de masse, ) Mmoires (RAM, ROM, UVPROM, EEPROM, OTP)

Vus par le processeur comme des mmoires

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Rappel

Association de mmoires

Cellule mmoire unit

Augmentation du nombre de bits

RD et WR inactifs : D en Hi-Z RD actif : Donne apparat sur D (en sortie) WR actif : Donne charge en mmoire RD/WR# :

Mmoire 16x1 bits

Dcodeur lignes 1 parmi 4
&

RD WR D

A0 A1

EN D R/W#

Autre possibilit :

1 : lecture de la mmoire (D en sortie) 0 : chargement de la mmoire (D en entre)

RD/WR# EN D

Numro de ligne

Dcodeur colonnes 1 parmi 4

EN : validation de la mmoire

A2 A3

Numro de colonne

D R/W#
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Mmoire 16x1 bits

Association de mmoires

Mmoire de mots 16x4 bits

a3 Q3 d a2 a1 en a0 r/w# a3 Q2 d a2 a1 en a0 r/w#

D3 D2 D1 D0

EN R/W# D A3 A2 A1 A0
A3 A2 A1 A0

a3 Q1 d a2 a1 en a0 r/w# a3 Q0 d a2 a1 en a0 r/w#

Adresse (0 15)
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EN R/W#
16

15

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Association de mmoires
q3

Exemple : HM65764
en a3 a2 a1 a0 en a3 a2 a1 a0 en a3 a2 a1 a0 en a3 a2 a1 a0 Q3 d3 d2 d1 d0 r/w# Q2 d3 d2 d1 d0 r/w# Q1 d3 d2 d1 d0 r/w# Q0 d3 d2 d1 d0 r/w# D3 D2 D1 D0

A5 A4

X Y

Dcodeur 2 => 4

Augmentation du nombre de mots 64x4 bits

q2

q1

EN

cs q0

A3 A2 A1 A0

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R/W# 17

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Exemple : 27C64

Botiers 27C64, 27C256 & 27C512

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27C64, 27C256 & 27C512 (JEDEC)

Exemple : EEProm HN58S65

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Exemple : UART TL16C450

Afficheur AV1624

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CAN AD7813

DDR SDRAM

SDRAM

RAM synchrone Horloge interne synchronise sur CPU vite temps attente lors accs SDRAM Fonctionne sur 2 fronts horloge

DDR SDRAM

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DDR3 SDRAM : MT41J256M8 32 Meg x 8 x 8 banks

Botier

Caractristiques :

FBGA 94 billes

VDD = VDDQ = +1.5V 0.075V Differential bidirectional data strobe Differential clock inputs (CK, CK#) 8 internal banks for concurrent operation Automatic refresh tCK range: 300667 MHz Timing cycle time : 1.5 2.5 ns (800 1333 Mb/s)

Fine-pitch Ball Grid Array

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Dcodage dadresses

Dcodage dadresses

Circuit logique combinatoire Gnration dun signal de validation

Slection dun circuit parmi les priphriques Actif pour une plage dadresses partir de ladresse mise par le processeur Adresses comprises entre 0 et (2NBAD-1)

Pour un P avec NBAD lignes dadresses

Assigner une adresse chaque priphrique

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Prsentation

Mthode
Exemple: Gnration de CS pour des adresses comprises entre 4000 et 7FFF :
Adresse 7FFF 7FFE 7FFD 4002 4001 4000 A15 0 0 0 0 0 0 0 A14 1 1 1 1 1 1 1 A13 1 1 1 x 0 0 0 A12 1 1 1 x 0 0 0 A11 1 1 1 x 0 0 0 A10 1 1 1 x 0 0 0 A9 1 1 1 x 0 0 0 A8 1 1 1 x 0 0 0 A7 1 1 1 x 0 0 0 A6 1 1 1 x 0 0 0 A5 1 1 1 x 0 0 0 A4 1 1 1 x 0 0 0 A3 1 1 1 x 0 0 0 A2 1 1 1 x 0 0 0 A1 1 1 0 x 1 0 0 A0 1 0 1 x 0 1 0

Chaque priphrique se voit attribu une zone mmoire (plage dadresses)

Choix arbitraire Parfois, contrainte lie au processeur

RAM 32 ko : 32768 octets (32768 adresses) On choisit de la placer en haut du plan mmoire :

Exemple :

Occupe les adresses 8000H FFFFH. On gnre un signal (CS) actif quand le processeur met une adresse dans cette plage

CS actif quand : A15=0 ET A14=1

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Exemple

Systme complet

Systme 6809

16 ko de ROM type 27C64

Bloc continu Vecteur RESET & interruptions en FFF8 FFFF

8 ko de RAM type 65764 (en page 0) 1 uart TL16C450 1 EEPROM HM65764

Dcodage strict Dcodage incomplet Utilisation de circuit dcodeur/dmultiplexeur

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Circuit logique 74138

Circuit logique 74139

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Circuit logique 74244

Circuit logique 74245

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Circuit logique 74373

Systme 6809

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Alimentations

Interruptions

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Dcodage

Lignes R/W

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Cblage mmoires

Cblage UART

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Extension de mmoire

6809 : 64k adressables On souhaite voir 1 Mo

Ncessite 20 lignes dadresses (16x64 = 1024)

Mise en place dun systme de pages

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Mmoire partage

2 processeurs

Priphriques (RAM, ROM, ) distincts Par exemple : RAM Intrt :

1 priphrique en commun

Communication trs rapide entre les 2 systmes

RAM propritaire dun systme

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Systmes 16 bits

Exemple : 68000

Exemple de bus 16 bits

Bus dadresses A0 A23 : 16 Mo adressables Bus de donnes D0 D15 : 16 bits Mmoire 16 bits constitue de 2 plans 8 bits en // Problme : accs octets pairs ou impairs

Ncessite signaux de plans individuels :

UDS# & LDS#

Bus dadresse indique adresse de mot UDS# et LDS# slectionnent octet pair ou impair A0 inutile (non sorti sur le bus) Ne permet pas daccder un mot en adresse impaire

Autre systme : Utilisation de BHE# et A0

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