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Exemple du 6809
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Exemple du 6809
Systme 8 bits
Simplicit Lenteur Pas doptimisation Programmes et donnes dans le mme espace Excution squentielle
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Le processeur
Cur du systme Gre changes avec priphriques sous contrle dun programme Programme :
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40 pattes / 5V Vss, Vcc : alimentation A0 ~ A15 : adresses (sorties, 64k adr.) D0 ~ D7 : donnes (8 bits, bidir.) NMI, IRQ, FIRQ : entres interruptions RESET : entre initialisation (trigger) XTAL, EXTAL : oscillateur Q, E : sorties horloges (quad, Fxtal/4) R/W : sortie Read/Write HALT : entre. Mise en veille. Rveil par RESET, NMI ou DMA/BREQ DMA/BREQ : entre. Demande accs aux bus
MRDY : entre. Indique si le priphrique est prt. BA, BS : sorties. Indiquent ltat du CPU
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adresse du priphrique
P positionne la ligne R/W 0 P positionne donnes (quand E) Priphrique doit lire donnes (quand E ) P met donnes en Hi-Z
P positionne les lignes adresses P positionne la ligne R/W 1 Priphrique doit positionner donnes P lit donnes (quand E ) Priphrique doit mettre donnes en Hi-Z P met donnes en Hi-Z
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Chronogrammes du P
Priphriques
Entres / Sorties numriques CNA ou CAN Interfaces (cran, rseaux, mmoires de masse, ) Mmoires (RAM, ROM, UVPROM, EEPROM, OTP)
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Rappel
Association de mmoires
RD et WR inactifs : D en Hi-Z RD actif : Donne apparat sur D (en sortie) WR actif : Donne charge en mmoire RD/WR# :
RD WR D
A0 A1
EN D R/W#
Autre possibilit :
Numro de ligne
EN : validation de la mmoire
A2 A3
Numro de colonne
D R/W#
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Association de mmoires
a3 Q3 d a2 a1 en a0 r/w# a3 Q2 d a2 a1 en a0 r/w#
D3 D2 D1 D0
EN R/W# D A3 A2 A1 A0
A3 A2 A1 A0
a3 Q1 d a2 a1 en a0 r/w# a3 Q0 d a2 a1 en a0 r/w#
Adresse (0 15)
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EN R/W#
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Association de mmoires
q3
Exemple : HM65764
en a3 a2 a1 a0 en a3 a2 a1 a0 en a3 a2 a1 a0 en a3 a2 a1 a0 Q3 d3 d2 d1 d0 r/w# Q2 d3 d2 d1 d0 r/w# Q1 d3 d2 d1 d0 r/w# Q0 d3 d2 d1 d0 r/w# D3 D2 D1 D0
A5 A4
X Y
Dcodeur 2 => 4
q2
q1
EN
cs q0
A3 A2 A1 A0
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R/W# 17
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Exemple : 27C64
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Afficheur AV1624
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CAN AD7813
DDR SDRAM
SDRAM
RAM synchrone Horloge interne synchronise sur CPU vite temps attente lors accs SDRAM Fonctionne sur 2 fronts horloge
DDR SDRAM
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Botier
Caractristiques :
FBGA 94 billes
VDD = VDDQ = +1.5V 0.075V Differential bidirectional data strobe Differential clock inputs (CK, CK#) 8 internal banks for concurrent operation Automatic refresh tCK range: 300667 MHz Timing cycle time : 1.5 2.5 ns (800 1333 Mb/s)
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Dcodage dadresses
Dcodage dadresses
Slection dun circuit parmi les priphriques Actif pour une plage dadresses partir de ladresse mise par le processeur Adresses comprises entre 0 et (2NBAD-1)
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Prsentation
Mthode
Exemple: Gnration de CS pour des adresses comprises entre 4000 et 7FFF :
Adresse 7FFF 7FFE 7FFD 4002 4001 4000 A15 0 0 0 0 0 0 0 A14 1 1 1 1 1 1 1 A13 1 1 1 x 0 0 0 A12 1 1 1 x 0 0 0 A11 1 1 1 x 0 0 0 A10 1 1 1 x 0 0 0 A9 1 1 1 x 0 0 0 A8 1 1 1 x 0 0 0 A7 1 1 1 x 0 0 0 A6 1 1 1 x 0 0 0 A5 1 1 1 x 0 0 0 A4 1 1 1 x 0 0 0 A3 1 1 1 x 0 0 0 A2 1 1 1 x 0 0 0 A1 1 1 0 x 1 0 0 A0 1 0 1 x 0 1 0
Exemple :
Occupe les adresses 8000H FFFFH. On gnre un signal (CS) actif quand le processeur met une adresse dans cette plage
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Exemple
Systme complet
Systme 6809
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Systme 6809
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Alimentations
Interruptions
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Dcodage
Lignes R/W
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Cblage mmoires
Cblage UART
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Extension de mmoire
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Mmoire partage
2 processeurs
1 priphrique en commun
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Systmes 16 bits
Exemple : 68000
Bus dadresses A0 A23 : 16 Mo adressables Bus de donnes D0 D15 : 16 bits Mmoire 16 bits constitue de 2 plans 8 bits en // Problme : accs octets pairs ou impairs
Bus dadresse indique adresse de mot UDS# et LDS# slectionnent octet pair ou impair A0 inutile (non sorti sur le bus) Ne permet pas daccder un mot en adresse impaire
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