Bộ nhớ bán dẫn

Nguyễn Quốc Cường – 3I

Semiconductor Memory 1
Nội dung
• RAM tĩnh
• RAM ñộng
• ROM / PROM / EPROM
Semiconductor Memory 2
 Sơ ñồ khối của SRAM
Giải mã
address Memory cells
ñịa chỉ
R/W
Control
OE input buffer output buffer
logic
CS
data I/O
Semiconductor Memory 3
RAM
• RAM ñộng (DRAM: Dynamic RAM):
– thông tin ñược lưu giữ trên một tụ cho một bit
– ñọc/ghi thông tin thông qua một access transistor (hoặc pass
transistor)
– ñiện tích trên tụ bị dò (qua các tiếp giáp bán dẫn)
thông tin có
thể bị mất
cần một mạch “refresh” ñịnh kỳ vài mili giây
• RAM tĩnh (SRAM: Static RAM):
– Cho phép ñọc và ghi thông tin
– Không cần mạch làm refresh ñịnh kỳ như DRAM
Semiconductor Memory 4
 SRAM
VDD

M1 M2
L1 L2
A B
P1

P2

Q1 Q2
VDD

VDD
RAS

P3 P4 Q5 Q6
DOUT DOUT
DOUT DOUT
CAS

DIN DIN
DIN DIN Q4 Q7
R\W R\W
R\W R\W Q3
Read/Write Amplifier Semiconductor Memory Read/Write Amplifier 5
• RAS: Row Address Select
– lựa chọn hàng (tích cực cao)
• CAS: Column Address Select
– lựa chọn cột (tích cực cao)
• P1, P2, P3, P4: pass transistor (access
transistor)
• M1, M2: active-load
Semiconductor Memory 6
 ðọc SRAM
• Cell lưu giữ giá trị 1:
– Q1 OFF: A = HIGH
– Q2 ON: B = LOW
• ðọc cell:
– R\W = 0: Q3 ON
– RAS = 1: P1 và P2 ON
– CAS = 1: P3 và P4 ON
– cực gate của Q7 ñược nối với GND thông qua P4, P2 và Q2: Q7
sẽ turn-off
DOUT = HIGH
• Tương tự
Semiconductor Memory 7
Viết SRAM
• Cell lưu giữ giá trị 1:
– Q1 OFF: A = HIGH
– Q2 ON: B = LOW
• Viết giá trị 0 vào cell:
– R\W = 1: Q3 ON
– RAS = 1: P1 và P2 ON
– CAS = 1: P3 và P4 ON
– DIN = 0: Q4 OFF, tuy nhiên Q4’ (của mạch read/write amplifier
bên trái) sẽ ON (do sử dụng ñảo của DIN)
ñiện áp ñiểm A sẽ
giảm
Q2 sẽ chuyển từ ON sang OFF
Q1 sẽ chuyển từ
OFF sang ON
– Q1 ON, Q2 OFF
cell lưu giữ giá trị 0
Semiconductor Memory 8
CY6264
SRAM 8K x 8
Semiconductor Memory 9
Chu kỳ ñọc
Semiconductor Memory 10
Semiconductor Memory 11
Chu kỳ viết
Semiconductor Memory 12
 Semiconductor Memory 13
DRAM
• DRAM: xuất hiện vào những năm 1970s
• Ưu ñiểm:
– Mật ñộ cao hơn SRAM
– Công suất tiêu thụ nhỏ
• Nhược ñiểm:
– Tốc ñộ truy cập chậm hơn
– Cần mạch refresh
Semiconductor Memory 14
 DRAM cell
bit line
word line
CL CS
M

CL CS
Thường CL gấp vài chục lần CS( CS ~ 40fF, CL ~ 300fF)
CL charge ñiện áp = 5V:
Nếu CS ñược charge ñiện áp 4.5V (giá trị “1”)
khi cân bằng ñiện áp ~ 4.9V
Nếu CS ñược charge ñiện áp 0V (giá trị “0”) khi cân bằng ñiện áp ~ 4.5V
Semiconductor Memory 15
DT Dummy row
DT
CD1
C1 MD1
CL P
Half bit line
Row0
CS
Row63
CS

P
VDD
MP1
MC1
I/O I/O
DATA
MS3
MS1
MS
CAS SI

SG
MS2
MS4
DATA
I/O I/O
MC2 MP2
VDD

P
Row64
CS
Row127
CS
DB Dummy row
DB
Half bit line CD2
MD2
CL P
Semiconductor Memory 16
 ðọc RAM
1. Tín hiệu P = high, sau ñó P = low
2. Tín hiệu lựa chọn hàng tích cực high ñồng thời
tín hiệu dummy row tích cực (nếu lựa chọn
hàng phía trên thì Dummy row Bottom phải tích
cực và ngược lại)
3. Tín hiệu SI (isolation signal) và SG (signal
gate) tích cực high
4. Tín hiệu CAS tích cực
Semiconductor Memory 17
ðọc DRAM
• Precharge:
– Tín hiệu P = high
– MP1 và MP2 dẫn: CL của Half bit line ñược nạp ñến VDD
– Cực D của MD1 và MD2 ñược charge ñến 0
CD1 và CD2
charge bằng 0
– Tín hiệu P = low: kết thúc precharge
• Tín hiệu selected row ñược kích hoạt (1 trong
128 tín hiệu): Giả sử row63 ñược lựa chọn
• Nếu cell lưu giá trị “1”: VCS = 4.5V
• Nếu cell lưu giá trị “0”: VCS = 0V
Semiconductor Memory 18
 ñọc giá trị “1” ( VCS = 4.5V)
• CL ñược nối với CS ñiện áp cân bằng VBLT ~
4.9V
• Tín hiệu DB tích cực
VBLB ~ 4.75V (do sự
phân bố lại ñiện tích giữa CL và CD2, charge 0)
• Tín hiệu SI và SG tích cực:
– MS, MS3 và MS4 dẫn
– Do VBLT > VBLB
MS2 dẫn còn MS1 không dẫn
VBLT giữ
nguyên giá trị, VBLB = 0.
• Tín hiệu CAS tích cực:
– DATA = VBLT = “1”
– _DATA (ñảo của DATA) = VBLB = “0”
Semiconductor Memory 19
ñọc giá trị “0”
• Phân bố lại ñiện tích giữa V_{CL} và V_{CS}

VBLT = 4.5V
• Phân bố lại ñiện tích giữa V_{CD2} và C_L

VBLB = 4.75V
• Tín hiệu SI và SG tích cực:
– MS, MS3 và MS4 dẫn
– Do VBLT < VBLB
MS1 dẫn còn MS2 không dẫn
VBLB giữ
nguyên giá trị, VBLT = 0.
• Tín hiệu CAS tích cực:
– DATA = VBLT = “0”
– _DATA (ñảo của DATA) = VBLB = “1”
Semiconductor Memory 20
• Nếu các cell bottom ñược lựa chọn thì giá trị
xuất hiện tại DATA và _DATA sẽ cần phải lấy
ñảo lại giá trị cất trong cell
Semiconductor Memory 21
viết giá trị vào DRAM
• Thông tin cần viết sẽ ñược ñặt vào DATA và
_DATA
• Tín hiệu CAS tích cực
tụ C_L ñược charge
• Tín hiệu Row tích cực, tu C_S ñược charge
thông qua ñiện tích trên C_L
Semiconductor Memory 22
 refresh
• ðiện tích trên CS sẽ bị thay ñổi (do các ñiện trở giữa
gate và drain)
cần refresh các tụ
• Việc “refresh” ñược thực hiện liên tục theo một chu kỳ
nhất ñịnh và ñược thực hiện theo hàng
• ðầu tiên các tụ CL và CD ñược precharge (giả thiết
precharge các top row):
– VCL = VDD
– VCD1 và VCD2 = 0
• Tín hiệu Row và tín hiệu DB (dummy bottom) tích cực

phân bố lại ñiện tích của các CL
• Sau ñó tín hệu SI và SG tích cực
refresh tín hiệu ñiện
áp của CS
• Tín hiệu CAS sẽ KHÔNG TÍCH CỰC trong chu kỳ
refresh
Semiconductor Memory 23
ROM
Giải mã
address Memory cells
ñịa chỉ
Control
OE output buffer
logic
CS
Semiconductor Memory 24
 ROM cell
BL BL BL
VDD
WL
WL WL
1
BL BL BL
WL WL
WL
0
GND
Diode ROM MOS ROM 1 MOS ROM 2
Semiconductor Memory 25
MOS-NOR-ROM
V DD
Pull-up devices
WL[0]
GND
WL [1]
WL [2]
GND
WL [3]
BL [0] BL [1] BL [2] BL [3]
Semiconductor Memory 26
• Thông tin các từ lấy ra tại bit line (BL)
• BL sẽ là NOR của các tín hiệu WL (Word line)
• Các loại ROM dựa trên các kiểu cell kể trên
ñược gọi là PROM (Programmable ROM)
• Nhược ñiểm: chỉ lập trình ñược 1 lần.
• Khắc phục: sử dụng EPROM
Semiconductor Memory 27
MOS có cực gate ñể ngỏ
20 V 0V 5V
20 V 0V 5V
S D S D S D
Avalanche injection Removing programming Programming results in
voltage leaves charge trapped higher V T .
Semiconductor Memory 28
 ðiện áp ngưỡng của MOS
ID “ 0” -state “ 1” -state
“ ON ”
DV T
“ OFF”
V WL V GS
Semiconductor Memory 29
EPROM
• Khi bit nhớ chưa ñược lập trình, ñiều này có nghĩa là floating gate chưa
ñược nạp ñiện tích thì control gate có tác dụng như là cực ñiều khiển bình
thường. Nếu ñặt một ñiện áp High (cỡ > 2V) vào cựa gate thì sẽ hình thành
kênh dẫn giữa D và S
• ðể lập trình cho phần tử nhớ thì floating gate cần phải ñược nạp ñiện sao
cho muốn hình thành kênh dẫn giữa D và S thì ñiện áp ñặt vào control gate
phải lớn hơn rất nhiều lần 2V
– ðiện áp cỡ 16V ñến 20V (phụ thuộc vào công nghệ) cần ñược ñặt giữa cực D và S. ðồng
thời cực control gate cũng cần phải có ñiện áp cao (~25V hoặc bằng ñiện áp cực D)
– Khi phần tử nhớ là chưa lập trình thì ñiện áp cao ñặt vào cực control gate sẽ làm cho
MOSFET làm việc ở vùng pinch-off (vùng bão hoà) khi ñó các ñiện tử sẽ chuyển ñồng nhanh
từ S ñến D dưới tác dụng của ñiện trường.
– Do tác ñộng của ñiện trường do cực gate gây ra, một sô ñiện tử sẽ xuyên qua vùng oxide
cách ñiện và ñến floating gate
cực ñược nạp ñiện tích âm. ðiều này sẽ làm giảm tác ñộng
của ñiện trường do cực control gấy ra
cân bằng ñiện tích. Các ñiện tích âm sẽ bị giữ lại ở
floating gate ngay cả khi các ñiện áp lập trình không còn tác ñộng.
– Do floating gate tích ñiện âm
ñể tạo ñược kênh dẫn giữa D và S cần một ñiện áp ñặt vào
control gate cao hơn so với khi floating gate chưa bị nạp ñiện
như vậy phần tử nhớ ñã
ñược lập trình.
• ðiện tích có thể bị giữ ở floating gate trong thời gian vài năm.
• ðể xoá EPROM ñưa các phần tử nhớ về unprogrammed state, các ñiện tử
cần ñược giải phóng khỏi floating gate. ðiều này ñược thực hiện bởi tác
ñộng của tiu cực tím lên phần tử nhớ (cỡ 20 phút). Các ñiện tử khi nhận
ñược năng lượng của các photon sẽ thoát khỏi floating gate và trở về ñế.
Các EPROM do ñó ñược chế tạo với một cửa sổ ñể cho phép chiếu tia cực
tím ñến các phần tử nhớ.
Semiconductor Memory 30
 Electrically Erasable PROM
(EEPROM)
• Nhược ñiểm của EPROM:
– khi lập trình cần phải tháo ra khỏi mạch
– tuỳ thuộc vào cường ñộ của tia cực tím mà thời gian xoá ROM
có thể lâu (1 giờ).
• EEPROM: cho phép xoá ROM bằng ñiện áp.
Semiconductor Memory 31
EEPROM
• floating gate và Drain ñược ñặt rất gần nhau ( <
20nm)
• khi ñặt một ñiện áp cỡ 20V lên cực control gate
và D (nối ñất), ñiện trường cao sẽ tạo ra dòng
ñiện trong chất cách ñiện
floating gate ñược
nạp ñiện
• ñể xoá (discharge) ñiện tích trên floating gate thì
một ñiện áp ngược ñược ñặt vào D và control
gate. ðiện trường sẽ làm các ñiện tử rời khỏi
floating gate.
Semiconductor Memory 32
 Flash EEPROM
• Sử dụng các ñiện áp cao (20V) ñể xoá ROM là
nhược ñiểm của EEPROM
• Flash Memory là một biến thể của EEPROM với
các cực control và floating ñược ñặt rất gần
nhau (cỡ 10nm) ñiều này cho phép discharge
(xoá) bằng cách ñặt các ñiện áp 12V giữa
control gate và source
– xoá: VGS = -12V ( S nối ñất còn D ñể hở)
– lập trình: VGS = 12V (G nối ñất) còn D nối 7V, giống
như với EPROM các ñiện tử chuyển ñộng trong kênh
dẫn sẽ bị ñiện trường G làm chuyển ñộng qua vùng
oxide và ñến cực floating gate
Semiconductor Memory 33
CMOS EEPROM 27C256
Semiconductor Memory 34
Semiconductor Memory 35
Semiconductor Memory 36
Semiconductor Memory 37
Semiconductor Memory 38