Nội dung • Latch và flip-flop • Mạch PLD dãy • Bộ ñếm • Thanh ghi dịch Sequential logic design practices 2 Tài liệu tham khảo • Digital Design: Principles & Practices – John F Wakerly – Printice Hall Sequential logic design practices 3 Latch 74x373 - Connection diagram Sequential logic design practices 4 logic diagram Sequential logic design practices 5 Sequential logic design practices 6 Sequential logic design practices 7 Sequential logic design practices 8 Sequential logic design practices 9 Sequential logic design practices 10 Edge-triggred flip-flop Sequential logic design practices 11 logic diagram Sequential logic design practices 12 Sequential logic design practices 13 Sequential logic design practices 14 Sequential logic design practices 15 Bộ ñếm • Là mạch logic dãy mà trạng thái thay ñổi mỗi khi có một xung clock Sequential logic design practices 16 • Modulus (mô-ñun) của một bộ ñếm: là số trạng thái trong một chu kỳ ñếm • Bộ ñếm với m trạng thái: – bộ ñếm mô-ñun m (modulo-m counter) – hay bộ ñếm chia bởi m (divide-by-m counter) • Bộ ñếm nhị phân n bit: – có n flip-flop – 2n trạng thái Sequential logic design practices 17 Bộ ñếm lan truyền (không ñồng bộ) Sequential logic design practices 18 • flip-flop thứ k lật trạng thái khi flip-flop thứ (k-1) trước nó có Q chuyển từ 10 (Q’ sẽ chuyển từ 01) • Chuyển trạng thái “lan truyền” từ bit có trọng số thấp ñến bit có trọng số cao • Hoạt ñộng chậm vì thời gian lan truyền tín hiệu: – tTQ thời gian lan truyền từ input ñến output của một T flip-flop – cần n ¢ tTQ trạng thái mới ổn ñịnh Sequential logic design practices 19 Bộ ñếm ñồng bộ Sequential logic design practices 20 • Các flip-flop nối chung cùng một xung clock • flip-flop ñiều khiển bởi chân EN – EN = 1 cho phép FF hoạt ñộng – EN = 0 không cho phép FF hoạt ñộng • Thời gian tác ñộng nhanh • Mạch phức tạp • Chịu ảnh hưởng của việc lan truyền tín hiệu từ LSB ñến MSB do các cổng AND cũng cần phải có một thời gian biến ñổi • Mạch trên còn gọi là bộ ñếm nối tiếp ñồng bộ Sequential logic design practices 21 Bộ ñếm song song ñồng bộ Sequential logic design practices 22 • Khắc phục ñược thời gian lan truyền của các cổng logic AND tác ñộng nhanh hơn • Mạch phức tạp hơn Sequential logic design practices 23 74x163 • Bộ ñếm nhị phân ñồng bộ 4 bit: – sử dụng D flip-flop kết hợp với các cổng logic tổ hợp CLK: tích cực theo sườn lên CLR (clear) : tích cực thấp LD (load): tích cực cao ENP (Enable Parallel) ENT (Enable Trickle) ENP và ENT =: HIGH cho phép bộ ñếm hoạt ñộng LOW giữ nguyên nội dung bộ ñếm Sequential logic design practices 24 Sequential logic design practices 25 Sequential logic design practices 26 Sequential logic design practices 27 • Có thể sử dụng 74x163 ñể tạo ra các bộ ñếm có modulo nhỏ hơn 16 bằng cách sử dụng các chân CLR và LD Sequential logic design practices 28 Sequential logic design practices 29 Sequential logic design practices 30 Sequential logic design practices 31 Thanh ghi dịch • Thanh ghi n-bit • Nội dung dịch (trái, hoặc phải) sau mỗi xung nhịp Sequential logic design practices 32 • SERIN: ñầu vào thông tin nối tiếp • SEROUT: ñầu ra thông tin nối tiếp • Có thanh ghi: – Vào nối tiếp - ra nối tiếp – Vào nối tiếp - ra song song – Vào song song – ra nối tiếp – Vào song song – ra song song Sequential logic design practices 33 Sequential logic design practices 34 Sequential logic design practices 35 74x194 Sequential logic design practices 36 Ứng dụng của thanh ghi dịch • Truyền tin nối tiếp • Bộ ñếm Sequential logic design practices 37 Truyền tin nối tiếp Sequential logic design practices 38 Sequential logic design practices 39 Sequential logic design practices 40 Sequential logic design practices 41 Sequential logic design practices 42 Bộ ñếm thanh ghi dịch Sequential logic design practices 43 Sequential logic design practices 44 Clock skew clock skew: sự khác nhau giữa thời gian ñến của các clock tại các thiết bị khác nhau trong mạch Sequential logic design practices 45