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e
u
r
Architecture des ROM
m entres
(lignes)
n entres
(colonnes)
x sorties
(bits)
2
m
lignes
x * 2
n
colonnes
x fonctions de m+n variables
SYSTEMES LOGIQUES EPFL DI / LSP
Walter Hammer -36- Oct. 2001
6) Systmes squentiels simples
Reprsentation
Comme nous lavons vu, un systme logique combinatoire comporte des variables logiques
dentre et une ou plusieurs fonctions de sortie.
Ils sont caractriss par le fait que pour chaque valeur des variables dentre (chaque tat
dentre), il y a une et une seule valeur des fonctions de sortie possible (un seul tat de
sortie possible).
La correspondance entre les tats dentre et les tats de sortie peut tre reprsente par
une table de vrit, une quation boolenne ou une table de Karnaugh.
Les systmes logiques squentiels comportent galement des variables logiques dentre
et une ou plusieurs fonctions de sortie.
Ils sont caractriss par le fait que pour chaque valeur des variables dentre (chaque tat
dentre), il peut y avoir plusieurs valeurs des fonctions de sortie possibles (plusieurs tats
de sortie possible).
La valeur prsente des fonctions de sortie ne dpend pas uniquement de ltat
prsent des entres, mais galement de ltat prcdent du systme.
La squence, cest--dire lordre dans lequel les vnements ont eu lieu dterminent
ltat actuel du systme et des fonctions de sortie. Cest un systme squentiel.
Il ny a plus correspondance directe entre les tats dentre et les tats de sortie.
Les tables de vrit, les quations boolennes et les tables de Karnaugh ne permettent
plus de reprsenter la fonction logique dun systme squentiel.
La notion de mmoire de ltat prcdent du systme doit tre introduite.
Il est par contre erron de dire quun systme squentiel fait intervenir la notion de temps.
Le temps (mesur en secondes) nest pas une variable qui intervient dans les systmes
logiques. Seule la squence intervient.
La vitesse de raction ou retard de propagation que nous avons vu dans le chapitre des
courses existe bien videmment dans tout systme physique. Mais ce nest pas cette
notion qui est introduite ici.
SYSTEME LOGIQUE COMBINATOIRE
Systme
combinatoire
Etat
dentre
Etat
de sortie
Fonction
logique
Fonction logique
Table de vrit
Equation boolenne
Table de Karnaugh
POUR CHAQUE ETAT
DENTREE, IL Y A UN
ET UN SEUL ETAT DE
SORTIE
SYSTEMES LOGIQUES EPFL DI / LSP
Walter Hammer -37- Oct. 2001
De faon gnrale, la notion de mmoire dans un systme logique se traduit par une boucle
dans le schma logique.
Nous verrons plusieurs modes de reprsentation des systmes squentiels.
Un circuit boucl simple nous servira dexemple pour les diffrents modes de reprsentation:
Lorsque les entres R et S sont 0, la boucle des 2 portes NOR mmorise la variable Q.
On a 2 tats de sortie possibles pour S=R=0.
On voit quil faut faire appel de nouveaux modes de reprsentation pour les systmes
squentiels.
SYSTEME LOGIQUE SEQUENTIEL
POUR CHAQUE ETAT
DENTREE, IL PEUT Y
AVOIR PLUSIEURS
ETATS DE SORTIE
Etat
dentre
Etat
de sortie
Systme
combinatoire
Etat
interne
ELEMENT DE MEMOIRE (SR = Set Reset)
Deux tats sont possibles
lorsque S=R=0:
Q=0
Q=1
Q
R
S
S R Q
0 0 0 ou 1
0 1 0
1 0 1
1 1 0
Ltat de sortie lorsque S=R=0 dpend de
la squence des variables dentre.
Il ne suffit pas de connatre ltat dentre
pour pouvoir connatre ltat de sortie.
La table de vrit nest pas adapte pour
reprsenter la fonction de la mmoire SR.
SYSTEMES LOGIQUES EPFL DI / LSP
Walter Hammer -38- Oct. 2001
Reprsentation par une pseudo table de vrit
Ce mode de reprsentation est couramment utilis, malgr le fait quil soit incomplet
et peu adapt la synthse des systmes squentiels.
Pour notre lment de mmoire SR, on trouvera:
Reprsentation par graphe des tats ou graphe des transitions
Ce mode de reprsentation a lavantage dtre visuel.
Il est galement bien adapt une synthse automatique par ordinateur.
Pour des circuits complexes, on peut galement lutiliser de faon hirarchique.
Pour notre lment de mmoire SR, on aura:
Ce mode de reprsentation permet la synthse automatique des systmes squentiels
complexes que lon nomme aussi Machines dtats ou State machines .
On le trouvera parfois dans les feuilles de spcification de circuits commerciaux.
Il comporte un certain nombre de variantes que nous nexaminerons pas ici.
S R Q
+
0 0 Q
0 1 0
1 0 1
1 1 0
Ce mode de reprsentation est utilis dans les
feuilles de spcification (datasheet) des circuits
squentiels commerciaux.
Il est inadapt aux circuits complexes.
Au lieu de Q
+
=Q, on trouve parfois no change.
Les tats stables du systme sont
reprsents par des cercles.
Pour chaque tat stable, on donne
ltat des entres et des sorties.
Le changement dune variable
dentre reprsent par une flche
donne lieu un changement dtat
stable du systme.
Ce mode de reprsentation dcrit
compltement le comportement du
systme logique squentiel.
SR=10
Q=1
SR=01
Q=0
SR=00
Q=0
SR=11
Q=0
SR=00
Q=1
R S
R S
S R
SYSTEMES LOGIQUES EPFL DI / LSP
Walter Hammer -39- Oct. 2001
Reprsentation par table dtats
Le dernier mode de reprsentation que nous allons examiner et que nous utiliserons
pour la synthse de circuits squentiels se nomme la Table dtats .
Il est trs proche du graphe dtats, mais prsente lavantage dterminant dtre galement
trs proche de la table de Karnaugh.
De ce fait, il permet une analyse systmatique et complte dun systme.
Il permet de plus la synthse manuelle de circuits squentiels simples.
Llment de mmoire SR sera reprsent ainsi:
Les colonnes de la table sont assignes par les variables dentre, comme pour une table
de Karnaugh.
Ltat des sorties est plac droite de la table.
Les cases de la table correspondent aux tats du systme. Il faut les lire comme des
adresses dtats futurs (qui correspondent aux flches du graphe des tats).
Ce sont les adresses de la ligne future dans la squence.
Si ladresse future est gale ladresse prsente, le systme se trouve dans un tat stable.
Les tats stables sont encercls de faon mieux pouvoir les reprer.
Si le systme se trouve dans ltat suprieur gauche (S=0, R=0, ligne 0), on lit que ltat
futur est ltat 0, ce qui signifie que lon se trouve dans un tat stable avec Q=0.
Plus rien ne se produira jusqu lun des deux vnements suivants:
- lentre R passe 1
on se retrouve alors dans ltat stable (S=0, R=1, ligne 0) avec Q=0
- lentre S passe 1
on transitera alors par ltat instable 1 (S=1, R=0, ligne 0)
pour aboutir ltat stable 1 (S=1, R=0, ligne 1) avec Q=1
Avec un peu dhabitude, on arrive trs facilement suivre lvolution dun systme
squentiel simple sur une table dtats.
Un systme est squentiel lorsque sa table dtats prsente au moins deux
tats stables dans une colonne.
Pour un tat des entres, il y a au moins deux tats possibles du systme.
Un systme combinatoire a une table dtats de 1 ligne.
La table dtats comporte un nombre de colonnes gal 2
N
,
o N est le nombre de variables dentre du systme
squentiel.
Le nombre de lignes est gal 2
M
, o M est le nombre de
variables boucles du systme.
Les lignes de la table sont numrotes de 0 2
M
-1.
0
1
1
0
0 0
1
R
S
Q
0
1
0
1 0
SYSTEMES LOGIQUES EPFL DI / LSP
Walter Hammer -40- Oct. 2001
Synthse synchrone
La synthse (ralisation partir dun cahier des charges) dun systme squentiel
synchrone peut se ramener la synthse dun systme combinatoire grce lutilisation
dune astuce.
Lastuce utilise pour contourner la difficult des variables boucles consiste en une
simple ouverture des boucles par insertion dun circuit disolation appel flip-flop.
Les flip-flops servent mmoriser ltat prsent. Ils ont une entre D et une sortie Q.
Ils sont commands par une variable supplmentaire appele Horloge (H) ou Clock
(CK) ou Clock pulse (CP ou C).
Cest lhorloge qui permet au systme squentiel dvoluer.
A chaque coup dhorloge (ou impulsion dhorloge ou instant dhorloge), ltat futur devient
prsent et un nouvel tat futur est calcul par le systme combinatoire.
En dehors des instants dhorloge, le flip-flop ne transmet pas ltat prsent vers ltat futur.
Lhorloge nest gnralement pas considre comme une variable dentre au vu de sa
nature spciale. Elle est gnre par un oscillateur frquence leve et constante.
On dit que le systme est synchronis par lhorloge.
On se retrouve ainsi avec un systme combinatoire dont les entres sont:
- les variables dentre du systme (tat dentre)
- les variables de sortie des flip-flops (Qi)
Lensemble de ces entres est appel ltat total du systme
Les sorties du systme combinatoire seront:
- les variables de sortie du systme (tat de sortie)
- les variables dentre des flip-flops (Di)
SYSTEME SEQUENTIEL SYNCHRONE
Etat
dentre
Etat
de sortie
Systme
combinatoire
Etat
futur
FF
FF
Etat
prsent
Horloge
Q2
Q1 D1
D2
SYSTEMES LOGIQUES EPFL DI / LSP
Walter Hammer -41- Oct. 2001
Une distinction reste encore faire:
Si les sorties du systme synchrone ne dpendent que de ltat des flip-flops, on aura faire
une machine dite de Moore et les sorties ne changeront quaux instants dhorloge.
Si au contraire les sorties du systme synchrone dpendent de ltat des flip-flops et de
ltat des entres, on aura faire une machine de Mealy. Les sorties pourront changer
avec les entres de faon asynchrone.
La mthode de synthse consiste simplement crire la table de vrit du systme
combinatoire, aprs avoir assign les diffrents tats du systme.
La rsolution du problme est alors rduite la simplification du systme combinatoire.
Un exemple permettra de mieux comprendre la mthode:
Soit raliser une machine 2 entres et 2 sorties ayant le comportement suivant:
Les sorties doivent tre gales aux entres dans les tats stables.
Les sorties doivent toujours transiter dans lordre du code de Gray.
La donne laisse clairement entendre que les sorties ne transitent quaux instants dhorloge.
Il faut donc raliser une machine de Moore.
Pour un tat dentre, il peut y avoir 4 tats de sortie distincts, ce qui permet de dterminer
le nombre de flip-flops ncessaires: log
2
(4)=2
Exemple
Etats stables:
X=A
Y=B
X
Y
A
B
Etats transitoires:
X Y
0 0
0 1
1 1
1 0
Schma-bloc de lexemple
Etat de
sortie
Systme
combinatoire
Etat
futur
FF
FF
H
X
Y
X
+
Y
+
A
B
Etat
dentre
ABXY X+ Y+
0000 0 0
0001 1 1
0010 0 0
0011 1 0
0100 0 1
0101 0 1
0110 0 0
0111 1 0
1000 0 1
1001 1 1
1010 1 0
1011 1 0
1100 0 1
1101 1 1
1110 0 0
1111 1 1
Table de vrit
SYSTEMES LOGIQUES EPFL DI / LSP
Walter Hammer -42- Oct. 2001
Ici, lassignement ou codage des 4 tats possible des flip-flops a t choisi de telle sorte
que les flip-flops donnent directement les variables de sortie (un tel assignement nest pas
toujours possible).
On peut soit remplir la table de vrit soit faire usage de la table dtats plus visuelle qui
permet dobtenir simplement les tables de Karnaugh des variables de sortie du systme
squentiel.
Le rsultat est le mme et la simplification des fonctions combinatoires X
+
et Y
+
donne :
Un deuxime exemple plus simple dun circuit synchrone que lon trouve frquemment
donne lieu un rsultat intressant:
Soit raliser une machine 2 entres D et H et 3 sorties Q1, Q2 et Q3.
A chaque instant dhorloge H, les sorties doivent prendre les valeurs suivantes:
Q1 prend la valeur de D
Q2 prend la valeur de Q1
Q3 prend la valeur de Q2
Cette machine est appele Registre dcalage ( D -> Q1 -> Q2 -> Q3 )
Un registre dcalage (shift register) a la proprit de mmoriser les valeurs de lentre D
chaque instant de lhorloge et de les restituer sur la dernire sortie avec un retard de
n priodes de lhorloge (n=nombre de flip-flops du registre).
Ici galement, la donne laisse clairement entendre que les sorties ne transitent quaux
instants dhorloge. Il sagit encore dune machine de Moore.
A
B
State table
0
1
1
2
1 1
2 2
XY
00
01
0
1
3
0
3
0
2 3
0 3
11
10
2
3
0
0
0
1
0 0
1 1
1
0
1
0
1 1
0 1
A
B
Karnaugh table for X
+
X
Y
0
1
1
1
1 1
1 1
0
0
0
0
1 0
0 0
A
B
Karnaugh table for Y
+
X
Y
X+=Y(A+B+X)+ABX
Y+=X(A+B+Y)+ABY
SYSTEMES LOGIQUES EPFL DI / LSP
Walter Hammer -43- Oct. 2001
Les quations logiques du systme combinatoire sont tellement simples quelles peuvent
tre trouves directement partir de la table de vrit, sans passer par la mthode de
simplification de la table de Karnaugh.
On obtient finalement un schma du registre dcalage trs simple:
Ce schma se gnralise facilement pour obtenir des registres dcalage de longueur
quelconque.
Schma-bloc du registre dcalage
Q3 Q2 Q1 D Q1+ Q2+ Q3+
0 0 0 0 0 0 0
0 0 0 1 1 0 0
0 0 1 0 0 1 0
0 0 1 1 1 1 0
0 1 0 0 0 0 1
0 1 0 1 1 0 1
0 1 1 0 0 1 1
0 1 1 1 1 1 1
1 0 0 0 0 0 0
1 0 0 1 1 0 0
1 0 1 0 0 1 0
1 0 1 1 1 1 0
1 1 0 0 0 0 1
1 1 0 1 1 0 1
1 1 1 0 0 1 1
1 1 1 1 1 1 1
Table de vrit
Systme
combinatoire
FF
FF
Q2
Q3
Q2
+
Q3
+
D
Q1
FF
H
Q1
+
Q1+=D
Q2+=Q1
Q3+=Q2
Equations
FF FF
D
Q1
FF
H
Q2 Q3
Schma final du registre dcalage
SYSTEMES LOGIQUES EPFL DI / LSP
Walter Hammer -44- Oct. 2001
Un dernier exemple de circuit synchrone particulier est celui dun compteur (counter):
Soit raliser une machine 1 seule entre H qui a la proprit de compter le nombre
dinstants dhorloge jusqu un maximum de 5 dans le code binaire, puis de repasser
ltat zro.
Cest ce que lon nomme un compteur synchrone par 6 (il compte de 0 5).
Ici encore, il sagit dune machine de Moore.
La quantit de flip-flops ou de boucles doit tre suffisante pour permettre de mmoriser
les nombres de 0 5. Il faut donc 3 flip-flops.
Lassignement naturel est celui du code binaire.
La mthode de simplification de Karnaugh simpose ici:
Schma-bloc du compteur synchrone par 6
Q3Q2Q1 Q3+ Q2+ Q1+
0 0 0 0 0 1
0 0 1 0 1 0
0 1 0 0 1 1
0 1 1 1 0 0
1 0 0 1 0 1
1 0 1 0 0 0
1 1 0
1 1 1
Table de vrit
Systme
combinatoire
FF
FF
Q2
Q3
Q2
+
Q3
+
Q1
FF
H
Q1
+
Q3+
0 1
0 0
1
0
Q3
Q2
Q1
Q2+
0 0
1 0
0
1
Q3
Q2
Q1
Q1+
1 1
0 0
0
1
Q3
Q2
Q1
Simplification du compteur par 6
Q1+ = Q1
Q2+ = Q1Q2Q3 + Q1Q2
Q3+ = Q1Q2+Q1Q3
SYSTEMES LOGIQUES EPFL DI / LSP
Walter Hammer -45- Oct. 2001
On remarquera que pour les circuits synchrones, il nest pas ncessaire dviter les courses
avec les termes de recouvrement, car les fonctions Q1+, Q2+ et Q3+ ne sont prises en
compte quaux instants dhorloge, soit une priode dhorloge aprs les changements des
entres Q1, Q2 et Q3 (ces fonctions ont suffisamment de temps pour se stabiliser).
Un tel compteur prsente des conditions , puisque les tats 6 et 7 ne se prsentent jamais.
Que se passerait-il si ce compteur, pour une raison quelconque, se trouvait tout de mme
dans ltat 6 ou dans ltat 7 ?
Il faut viter que ces tats ne soient boucls sur eux-mmes ou boucls entre eux, ce qui
donnerait lieu ce que lon nomme des tats puits .
Il faut sassurer que depuis ces tats, on retombe dans la boucle de comptage dsire.
Quelques autres machines squentielles synchrones mritent dtre mentionnes:
Registre dcalage chargement parallle / lecture srie
Registre dcalage chargement srie / lecture parallle
Registre dcalage chargement parallle / lecture parallle
Registre dcalage droite-gauche
Registre ou pile (stack) FIFO (first in first out)
Registre ou pile (stack) LIFO (last in first out)
Compteur BCD
Compteur up-down
Discriminateur de sens de rotation
0
1
2
3
5
4
7
6
Vrification
Vrification pour ltat 6:
Q3,Q2,Q1=110 mne 111, soit ltat 7.
Vrification pour ltat 7:
Q3,Q2,Q1=111 mne 100, soit ltat 4.
La vrification nous montre que cette
synthse ne comporte pas dtat puits.
SYSTEMES LOGIQUES EPFL DI / LSP
Walter Hammer -46- Oct. 2001
Synthse asynchrone
Un systme logique squentiel synchrone comporte des boucles ouvertes laide de
flip-flops commands par une horloge commune.
La synthse du systme combinatoire associ prsente peu de difficults:
- pour chaque tat prsent, on a un tat futur qui sera mmoris dans les flip-flops au
prochain instant dhorloge
- le codage ou assignement des tats peut tre fait sans prendre de prcaution
- le systme combinatoire peut prsenter des courses
Un systme logique squentiel asynchrone ne prsente pas ces avantages.
Il comporte des boucles ouvertes uniquement par la pense.
La synthse du systme combinatoire associ prsente certaines difficults:
- pour chaque tat prsent, on a un tat futur qui sera mmoris par la boucle seule
- le codage ou assignement des tats doit tre fait de telle sorte quil ny ait si
possible quune seule variable boucle qui transite dun tat lautre
- si plusieurs variables transitent dun tat lautre, il faut sassurer que ltat final
sera le mme, quel que soit lordre de transition de ces variables
- la synthse et la simplification du systme combinatoire doivent tre faites sans
course
Si louverture des boucles est relle (grce aux flip-flops) dans un systme squentiel
synchrone, elle nest faite que par la pense dans un systme squentiel asynchrone.
Si pour un systme squentiel synchrone, on reste dans chaque tat instable durant toute
une priode de lhorloge, dans un systme squentiel asynchrone on ny reste que durant
le temps de raction du systme combinatoire.
Le systme squentiel asynchrone prsente lavantage dtre plus rapide que son petit
frre synchrone, puisquil nattend pas de coup dhorloge pour voluer.
Sa consommation de courant est plus faible (I=fCU), puisque au repos, dans un tat
stable, il na pas dhorloge qui vient rgulirement (et btement) lui demander de calculer ltat
futur.
SYSTEME SEQUENTIEL ASYNCHRONE
Etat
dentre
Etat
de sortie
Systme
combinatoire
Etat
futur
Etat
prsent
X
Y Y+
X+
Boucles ouvertes
par la pense
SYSTEMES LOGIQUES EPFL DI / LSP
Walter Hammer -47- Oct. 2001
La mthode de synthse dun systme asynchrone comporte les tapes suivantes:
Schma-bloc
Etablissement de la table dtats selon le cahier des charges
(le nombre de lignes de la table dtats peut tre quelconque)
Assignement et arrangement de la table dtats de telle sorte quune seule variable
boucle ne transite dun tat un autre et que le nombre de lignes soit une puissance de 2
Etablissement des tables de Karnaugh pour chaque variable dassignement
Simplification sans course des fonctions boucles (variables dassignement)
(on obtient les quations du systme squentiel)
Vrification des tats puits, obtention de la table dtats finale
Etablissement des tables de Karnaugh pour la ou les fonctions de sortie
Simplification avec ou sans course des fonctions de sortie
(on obtient les quations des fonctions de sortie)
Dessin du schma logique
Adaptation du schma logique au matriel disposition
Vrification du rsultat obtenu par simulation hardware ou software
Trois exemples vont illustrer cette mthode.
Exemple 1
Soit raliser une machine 2 entres (A, B) et 1 sortie (S) dont le cahier des charges
est donn sous forme de diagramme des temps:
Remarquons au passage que ce cahier des charges est insuffisant. Il peut donner lieu
plusieurs interprtations possibles.
Schma-bloc:
Table dtats:
Cet exemple va nous permettre de montrer une faon dtablir la table dtats.
- numrotation des tats:
A
B
S
A
B
S
0 1 0 1 0 2 3 2 3 2 3 2 4 1 0 1 0
A
B
S
SYSTEMES LOGIQUES EPFL DI / LSP
Walter Hammer -48- Oct. 2001
- table dtats avec 1 seul tat stable par ligne:
- rduction de la table
Cette table peut tre rduite (diminution du nombre de lignes) par fusion de lignes dites
pseudo-quivalentes .
La rgle de fusion est : deux lignes peuvent fusionner si toutes leurs adresses
sont les mmes (une adresse indiffrente peut prendre
nimporte quelle valeur)
On remarque que ltat des sorties nest pas pris en compte dans la recherche des tats
pseudo-quivalents.
Ici encore, la systmatique simpose.
On dresse la liste complte de toutes les fusions possibles
0 et 1
0 et 3
1 et 3 Graphiquement: Choix : 0 et 1 -> 0
2 et 3 2, 3 et 4 -> 1
2 et 4
3 et 4
Table fusionne:
Assignement et arrangement:
B
A
0
1
1
0
- 2
- -
0
1
4
-
-
-
3 2
3 2
2
3
1 4 - - 4
S
0
0
0
0
1
Cette table est obtenue en parcourant le
diagramme des temps.
Elle dcrit le parcours du systme squentiel.
Aucune simplification nest faite ce stade.
Les tats indiffrents ont t symboliss ici par le
signe - pour viter la surcharge de la table.
0
1
2 3
4
B
A
0
0
0
1
- 1
1 1
0
1
S
B
A
0
-
0
1
- 0
0 0
0
1
Une table parallle est
ncessaire pour la fonction
de sortie.
Dans la ligne 1, la sortie
prend la valeur 0 ou 1
suivant ltat des entres.
Cest une machine de Mealy.
B
A
0
0
0
1
- 1
1 1
X
S
B
A
0
-
0
1
- 0
0 0
Dans ce premier exemple,
lassignement est trivial.
Il ny a quune variable
boucle X et la table
comporte dj 2
1
lignes
X
SYSTEMES LOGIQUES EPFL DI / LSP
Walter Hammer -49- Oct. 2001
Table de Karnaugh de la variable dassignement et de la fonction de sortie:
Simplification sans course:
Vrification des tats puits:
Schma logique:
Adaptation au matriel disposition, par exemple NOR:
Vrification hardware ou software:
La vrification du fonctionnement correct du systme squentiel asynchrone peut tre
ralise au laboratoire laide de logidules (hardware).
Elle peut galement tre ralise laide de programmes PC spcialiss (software).
La vrification est ncessaire !
Cet exemple simple de synthse asynchrone nous a montr les difficults quelle prsente.
Cest la raison pour laquelle on lui prfre souvent une synthse synchrone plus simple et
qui peut de ce fait tre automatise.
B
A
0
0
0
1
- 1
1 1
X
S
B
A
0
-
0
1
- 0
0 0
La fonction de sortie peut tre
simplifie en mme temps
que la (les) variable(s)
dassignement.
X
X+
X+ = B + AX
S = BX
B
A
0
0
0
1
1 1
1 1
0
1
S
B
A
0
1
0
1
0 0
0 0
0
1
On obtient la table dtats
aprs synthse.
Cest la table dtats finale.
S
B
A
X
X+
S B
A
SYSTEMES LOGIQUES EPFL DI / LSP
Walter Hammer -50- Oct. 2001
Exemple 2
Soit raliser une machine 2 entres (S, R) et 1 sortie (Q) dont le cahier des charges est
donn par un schma-bloc :
Schma-bloc:
Table dtats: Fusions possibles:
Choix: 0, 1, 2 -> 0
3 -> 1
4, 5 -> 2
Table fusionne:
Table assigne:
S
R
Q Q S
R
R
S
0
1
1
2
0 0
0 -
0
1
2 2 0 0 2
Q
R
S
0
0
0
-
0 0
0 -
0
1
1 1 - - 2
R
S
2
3
-
-
1 0
1 0
0
1
2
3
3
4
- 0
1 -
2
3
5 4 - 0 4
Q
0
0
0
0
1
5 1 4 5 1 -
0
1
2 4
5
3
R
S
0
1
1
2
0 0
0 0
2 2 1 1
- - - -
X
Y
Q
R
S
0
0
0
-
0 0
0 0
1 1 - -
X
Y
- - - -
SYSTEMES LOGIQUES EPFL DI / LSP
Walter Hammer -51- Oct. 2001
Tables de Karnaugh:
Equations:
Vrification
des tats puits:
Schma
logique:
Schma
adapt
des portes
NOR:
Y+
R
S
0
1
1
1
0 0
0 0
1 1 1 1
X
Y
- - - -
Q
R
S
0
0
0
-
0 0
0 0
1 1 - -
X
Y
- - - -
X+
R
S
0
0
0
1
0 0
0 0
1 1 0 0
X
Y
- - - -
X+ = RX + RSY = R(X + SY) Q = X
Y+ = X + RY + RS = X + R(Y + S)
Q
S
R
X
Y+
X+
Y
Q
R
S
0
0
0
0
0 0
0 0
1 1 1 1
1
0
1 1 1 1
2
3
R
S
0
1
1
2
0 0
0 0
2 2 1 1
2 2 1 1
1
0
2
3
Q
S
R
SYSTEMES LOGIQUES EPFL DI / LSP
Walter Hammer -52- Oct. 2001
Exemple 3
Soit raliser un flip flop de type D (flip-flop D) dont le comportement est celui des flip-flops
utiliss dans les systmes synchrones.
Il est noter au passage que les systmes squentiels synchrones utilisent des flip-flops
qui sont des systmes squentiels asynchrones.
Ce flip-flop D ou bascule D comporte deux entres (D et H) et une sortie (Q).
On a donn ici diffrents modes de reprsentation, dont la table dtats fusionne.
Il suffit dassigner cette table dtats:
Table assigne:
FLIP-FLOP D
D
H
Q
Instants dhorloge
D H Q
+
0 no change
0 0
1 no change
1 1
Truth table
Q
+
= D
Equation
D
H
State table
0
-
0
0
0 1
2 1
Q
0
0
0
1
3
0
2
3
2 2
- 2
1
1
2
3
D
H
1
0 2
0
2
0 - 2
X
Y
Q
D
H
0
-
0
0
0 0
- 0
1 1 1 1
X
Y
1 - - 1
0 0
- 1
2 2
3
3
SYSTEMES LOGIQUES EPFL DI / LSP
Walter Hammer -53- Oct. 2001
Tables de Karnaugh:
Equations:
Schma logique:
Ce schma na pas t ralis dans toutes les rgles de lart.
Les termes de recouvrement ont t omis.
Des problmes peuvent survenir lors de la transition de lhorloge H.
Cest pourtant le schma utilis actuellement dans pratiquement tous les circuits
synchrones, cest--dire dans tous les ordinateurs !
Voici encore quelques considrations au sujet de cette classe importante de circuits
squentiels asynchrones que sont les flip-flops:
Le flip-flop D synthtis ci-dessus ragit au flanc montant de lhorloge.
Il existe aussi des flip-flops D qui ragissent au flanc descendant de lhorloge.
Y+
D
H
0
-
0
0
0 1
1 1
0 1 1 1
X
Y
0 0 - 1
Q
D
H
0
-
0
0
0 0
- 0
1 1 1 1
X
Y
1 - - 1
X+
D
H
0
-
0
0
0 0
1 0
1 1 1 1
X
Y
1 0 - 1
X+ = HY + HX + (XY) Q = X
Y+ = HY + HD + (DY)
H
D
H=1
H=0
X
H=0
H=1
Y
Q
FLIP-FLOP D
SYSTEMES LOGIQUES EPFL DI / LSP
Walter Hammer -54- Oct. 2001
Plusieurs symbolismes sont utiliss pour indiquer quel est le flanc actif:
Le triangle symbolise le fait que le flip-flop ragit aux flancs de lhorloge.
Le symbolisme du centre (triangle noir pour le flanc ngatif) peut prter confusion aprs
plusieurs photocopies. Il est viter.
Afin de permettre une initialisation du systme squentiel synchrone, les flip-flops sont
gnralement dots dentres supplmentaires de mise 0 (R ou Reset) et parfois de mise
1 (S ou Set).
Lentre de reset R/ est asynchrone, cest--dire quelle agit sans attendre linstant
dhorloge. Dans ce cas particulier, elle est active 0, cest pourquoi on la nomme R/.
ATTENTION
Les flip-flops avec une entre Set et une entre Reset ont souvent un comportement
inattendu lorsque les 2 entres dinitialisation sont actives simultanment: Q=Q/ !!!
Il existe un grand nombre de flip-flops caractriss par:
- le flanc auxquels ils ragissent (positif, ngatif ou les deux)
- la possibilit de les initialiser de faon asynchrone (S, S/, R, R/)
- la possibilit de les charger de faon asynchrone (Load)
- la fonction quils remplissent (Q
+
=D, etc)
FLIP-FLOP D avec reset
R
H
D
H=1
H=0
Q Q
H=0
H=1
Symboles usuels
D
Q
Q
C
D
Q
Q
C
D
Q
Q
C
D
Q
Q
C
D
Q
Q
C
D
Q
Q
C
Flanc positif
(monte de lhorloge)
Flanc ngatif
(descente de lhorloge)
SYSTEMES LOGIQUES EPFL DI / LSP
Walter Hammer -55- Oct. 2001
Nous allons encore examiner un flip-flop que lon trouve couramment: le flip-flop JK
Le flip-flop JK est un flip-flop D auquel on a rajout une fonction combinatoire sur lentre D
de faon le rendre multi-fonctionnel.
Pour J=0 et K=0
Cest un flip-flop qui maintient son tat actuel
Pour J=0 et K=1
Cest un flip-flop dont la sortie passe 0 lors de linstant dhorloge suivant
Pour J=1 et K=0
Cest un flip-flop dont la sortie passe 1 lors de linstant dhorloge suivant
Pour J=1 et K=1
Cest un flip-flop dont la sortie change dtat lors de linstant dhorloge suivant
La frquence du signal de sortie vaut la moiti de celle de lhorloge.
On le nomme aussi diviseur de frquence par 2 ou Frequency divider .
Dautres combinaisons sont galement envisageables, par exemple:
J = K/ = D o D est une entre.
Cette mult-fonctionnalit a pour intrt principal le fait quun stock de matriel
limit permet de remplir bien des fonctions diffrentes.
Dans un circuit intgr, le flip-flop JK nest pas utilis.
On lui prfre le flip-flop D, auquel on rajoute au besoin les portes ncessaires.
Flip-flop JK
D
Q
Q
C
J
K
C
J K Q
+
0 0 Q
0 1 0
1 0 1
1 1 Q/
ou
Q+=JQ+KQ
SYSTEMES LOGIQUES EPFL DI / LSP
Walter Hammer -56- Oct. 2001
7) Systmes squentiels complexes
Circuits programmables
Nous avons vu quil est possible de trouver des circuits logiques combinatoires universels
qui peuvent tre programms par lutilisateur.
Il suffit de placer des flip-flops entre quelques sorties et quelques entres de ces circuits
combinatoires universels pour en faire des circuits squentiels synchrones universels.
Il existe de multiples sortes de circuits squentiels programmables qui diffrent par la
capacit de la mmoire, le nombre de flip-flops, mais aussi par des possibilits varies
de charger le registre, de configurer les sorties, etc...
Nous nentrerons pas dans ces dtails qui dpendent fortement des possibilits
technologiques et des fabricants.
FPGA
Les FPGA (field programmable gate arrays) sont une classe particulire de circuits
squentiels programmables qui ont obtenu un succs grandissant ces dernires annes.
Les FPGA sont organises sous forme matricielle et chaque point de la matrice est un
circuit squentiel programmable de faible complexit (comportant un seul flip-flop).
La matrice elle-mme peut comporter quelques milliers de mini-circuits squentiels
que lon peut interconnecter loisir.
On arrive ainsi programmer des circuits trs complexes dont certaines parties sont
squentielles synchrones, dautres squentielles asynchrones et dautres enfin sont
purement combinatoires.
Mmoire ROM
programmable
Architecture dun circuit squentiel universel
Entres Sorties
Registre
(flip-flops)
Horloge
SYSTEMES LOGIQUES EPFL DI / LSP
Walter Hammer -57- Oct. 2001
Microcontrleurs
Une dernire classe de circuits squentiels synchrones de grande complexit est sans
conteste la classe des microcontrleurs.
Ces derniers comportent quelques parties combinatoires dont en particulier une ALU =
Arithmetic and Logic Unit = Unit arithmtique et logique.
Ils comportent une mmoire ROM (mmoire de programme) boucle par un registre appel
compteur de programme (program counter) dont le rle est de dfinir la squence des
oprations.
Ils comportent encore des registres de mmorisation de linformation chargement parallle
ou srie.
Une mmoire RAM (Random access memory) permet de stocker linformation de faon plus
dense que les registres.
Cette description trs succincte des microcontrleurs montre que ce sont des systmes
squentiels de trs trs grande complexit.
8) Bibliographie
R. Dessoulavy, EPUL: Quelques rflexions sur les modles de transistors, de circuits logiques et de
systmes logiques, Tir part des AGEN-Mitteilungen N 10, 1969?
D. Mange, EPUL: Cours de systmes logiques, notes manuscrites 1966-1969
D. Mange, EPFL: Analyse et synthse des systmes logiques Trait dlectricit, Volume V,
Presses Polytechniques et Universitaires Romandes, 1978
M Dellea, EICN: Cours de systmes logiques, Octobre 2000
E. Sanchez, EPFL: Cours de systmes logiques, recueil des transparents, 2000
R. Hersch, EPFL: Informatique industrielle, Collection informatique, Presses Polytechniques
et Universitaires Romandes, 1997