MODUL 2 PENGENALAN DESAIN MENGGUNAKAN FPGA

Hafizh Al Fikry (18014044)

Asisten:Bimo Wicaksono(18012059)
Tanggal Percobaan: 5/10/2015
EL2142-Praktikum Sistem Digital dan Mikroprosesor

Laboratorium Dasar Teknik Elektro Sekolah Teknik Elektro dan Informatika

Abstrak

2.1 FPGA

Percobaan kali ini mengenai Pengenalan

Desain Menggunakan FPGA meliputi
beragam percobaan yang bertujuan
memperkenalkan perancangan sistem
digital dengan menggunakan FPGA.
Percobaan perancangan dilakukan dengan
merancang FULL ADDER dan merancang
4-bit RIPPLE CARRY ADDER, baik secara
skematik maupun menggunakan VHDL.
Serta
kemudian
hasil
rancangan
disimulasikan
baik
pada
Quartus,
Modelsim
menggunakan
test
bench,melakukan proses TAPPING SINYAL
maupun diaplikasikan secara langsung
kepada papan FPGA.

FPGA development board adalah sebuah

alat yang berfungsi untuk mensimulasikan
hasil rancangan digital dalam bentuk LED
ataupun
seven
segment,
yang
perancangannya
dilakukan
dengan
software QUARTUS, dengan tahapan
umum sebagai berikut :

3. Menentukan
dijadikan Project

desain

mana

yang

Kata kunci : FPGA, skematik, VHDL,

Quartus, testbach,Modelsim.

4.
Menentukan
dihubungkan

device

yang

akan

1. PENDAHULUAN
Percobaan kali ini bertujuan untuk
memperkenalkan perancangan digital.
Perancangan
dilakukan
baik
secara
skematik maupun VHDL. FPGA yang
digunakan
adalah
DE1,
software
perancangan yang digunakan adalah
QUARTUS II 9 sp.2 Web Edition, serta
Modelsim untuk melakukan testbench dan
tapping sinyal.
Adapun tujuan dari praktikum ini antara
lain :
1.
Mempelajari
teknik
perancangan
rangkaian digital dengan target FPGA.
2.
Dapat
melakukan
perancangan
rangkaian digital dengan target FPGA baik
menggunakan
pendekatan
skematik
maupun bahasa VHDL.

2. STUDI PUSTAKA

1. Buat desain dengan text editor ataupun

graphic editor
2. Simpan desain yang telah dibuat

5. Kompilasi dan membuat simbol-simbol

standar
6. Periksa apakah perlu disimulasi. Apabila
tidak, langsung lanjut ke langkah delapan
7. Buat waveform dan simulasikan
8. Menentukan koneksi Pin dan Kompilasi
9. Download ke device
Berbagai jenis FPGA board antara lain
DE1, DE2, DE2 70, ALTERA DE1.

2.2 FULL ADDER

Full Adder adalah komponen yang

berfungsi untuk menambahkan bit pada
rangkaian digital. Keunggulan Full Adder
dari Half Adder adalah kemampuannya
menampung
dan
menjumlahkan
bit
CARRY-in (Cin) yang berasal dari CARRYout (Cout) tahapan sebelumnya. Secara
matematis, rumus dari Full Adder antara
lain :

S=Cin ( A B )
C out =Cin ( A B )+( A . B)
Dengan tabel kebenaran berupa :

A
0
0
0
0
1
1
1
1

B
0
0
1
1
0
0
1
1

Cin
1
0
1
1
0
1
0
1

S
0
1
1
0
1
0
0
1

Cout
0
0
0
1
0
1
1
1

TABEL 2.2 Tabel Kebenaran Full Adder

Terdapat beberapa jenis rangkaian Full

Adder, antara lain Parallel Adder, Look
Ahead Carry Adder, dan Carry Save Adder.

3. METODOLOGI
Alat-alat
yang
digunakan
percobaan ini antara lain :

dalam

1. Komputer yang telah ter-install program

Quartus II
2. FPGA development board, tipe ALTERA
DE1 atau DE1 beserta perlengkapannya
yang meliputi :

Board FPGA tipe DE1, DE1, DE2,

atau DE2-70
Catu Daya+ Kabel dan konektor
tambahan
Kabel downloader ByteBlaster II
dan USB-Blaster.

3.1 PERCOBAAN 2A : MENDESAIN

FULL ADDER DENGAN SKEMATIK
3.1.1
Membuat
Projek
Baru
Menggunakan Quartus II 9.0 sp2
Web
Edition

BJaulntks ufolderbaud lm foderPaktiumSsdig (jkabelum ad bu tlah er bihda ul.Dand lm fodert sbut a du foleryangberam Tutorial1d nTutorial
2

3.1.2 Memilih dan Menempatkan

Komponen

3.1.3 Menambahkan Hubungan

untuk Membentuk Net

PABielanhkuOrtspobginhalrNmduesTioknlpadhbseguintolfbearyksngdmheburilynkgsamtebrodlpiku nrtmda hnsampikeujnglaiyngdi kan,emudian

mlpednsgutoa bilrkmnusabeld
3.1.4 Pelabelan Net dan pin I/O

K
lik
d
u
a
p
tia
o
rn
p
u
td
a
o
k
e
m
u
d
ia
n
rb
h
m
a
d
rip
n
s
e
u
a
y
g
d
p
a
m
b
r.A
B
C
u
n
tk
ip
d
a
n
S
U
M
C
A
R
Y
_O
U
T
B
C
_O
U
T
u
n
tk
o
p
.n
ila
o
rtm
s
u
k
a
n
b
ird
e
fa
u
ltb
rn
iV
C
3.1.5 Menetapkan I/O pin pada
kaki FPGA

SPKPaimlidkhpDAapnrescgkteobnut->mudipglha,Pkrpkoicne.ssewbntgh->SbtaughajopldrdALbnclEytiDsinm&Su7Seth-keglmaruoktliCyTaRnuL+sKge..PmPbsitdaFDnEG2iAdpkobrtlasewprgoc!hskea-djiuinbydarbmtwachelni0fdtkarFePiGsAspyoergnnblui1-dtkemai
S e m n t r L E D 7 - e r n ila 1 m y n 0 a ti. H u b k n p o r d e a i F G A y n g k o m n y g l m p k f
3.1.6 Pembuatan
simulasi

Netlist

untuk

KKlliikkPptoaraomndceslhiOndpgke-n>bbSxaimdiuslkeaobtgolrmTnhNa,ke"eOmvjudnriwdanltaebeSimshuSbimtoudrlaTtopnpi.lMhanIfiddlsewmrktt-h>njsamIdesinFrduaNpcottokrneanslur,jkB"uidsgG-l>aenbNsorrauteypFFiknudgncm.ioPeaihllkSbamngumstiFodineafNreu->lhltsPt.nPsay:ailkkengmstuuddaianiklmeprolrkia!pnaddtomfilbesliLmisuta kit
w a v e fo rm 1 .v w f

K lik S aimn au nl pt oa rd Tao t l,m k be om l u> d ia nu ptau dk am k eo nl s mi su ilma suilka tnio s e ilnu pr u ht p iol rht .fi Kle ikT ud teo rai c lh1 .wv in fd o w k e m u d ia n s im p a n fi le
s iemb u gla s i n pi ud te sn igm a un l saim a T u t o r ia l1 .v w f
3.1.7
Membuat
masukan

Waveform

KSC olikrb Atdnoa mFible fid asn,ilcakrumilahnsuficklea nTcukdtlosriaplw1 .distacohf k1el-om3 uy d"Piargn klmeir/CO op efisngauptres"b,ilka nfimleu dtiarne sklbiAu,tBid a kn C . A n a lis h a sil
tyeoarmnlighb aodtl Sp a drt ujke ntd ke lmaiuentacpmrto g ap m d aFPBGCAL
3.2 MENDESAIN FULL ADDER
DENGAN PENDEKATAN BAHASA
VHDL

3.1.8 Mengimplementasikan
Desain

KSlaikpPTronclebs->airndgoF-P>GSAmtarnedCou,mnpsilatgonkfiaubetrlcksim.Keldaktyuomdbna kloHmbpedilwasroegSamtu ,erpadb tegmi paHtnrydwm raes,inkgl- USB- lasterunt k DE2,

tmperhsaindbg paifinle Myoadlek,pnilbhoaJTrAdGte s but

3.2.1 Membuat Projek Baru

Kembali

BKluikatNprxoj,elct bwaruksenpj rtdieylang telah dpijetlasgku n pad ulatngkmahe-l nmgbkah senb filumpneyad,ubkerign,alm u kdeamn utodpialnev deanbtiyg :an"m Foaduli2yvhdal"nkeAmvudliabnesiDm pvacne pildha y irnegctsoryuaidenga
TFuPtGoArial2nd
3.2.2 Memasukkan Desain VHDL

KAUlnikdaFge->Nmahwnl,kpegmtuhdiajnplPehrVckHobDaLnFgil2etAsmbaguidptrlkhamndeutspi aIn/odkelpiVOHKa.LAlinkdDe,tFaPcGhkAW.Cindocwrpse,tlyaugkimjpahndfiletikrasnbpudemaogunilprktucomb e dianlusmyp kdenugai

moednulk2avhCT.RisLd+S
3.3 MENDESAIN 4-BIT RIPPLE
CARRY ADDER DENGAN VHDL

BTL umkatbl h kfaSonilmdefiur sVaiHn DpLrojeacdft bnpagrosujidcetnlgarspenbaulmt dyapnroujelicstkhdanketompb-laehvikoldery4abnig tekr ja spe dartMiyoadnugl dihar pkan.C at hasil
ePprnatkicoybaudmn,ekr4abmnitul.dkan sim panisfile
3.4 MENDESAIN 4-BIT ADDER
DENGAN SKEMATIK

BKTGauumaitbfiPklrhojenclbeksdyngtomygpFduatAmapr.ojs-fcklevnenKiytidr4bb2uswSytpaadTgs,mkerlnmfodrpyiAndtalbkugemprojc,dialnytbkgeramFulAdnpkrestaimdfilpnukgyait
L a n im e c r f g o d a h il n e u V H D L . C t h s i p c o b a n e g y t r j d i p a c o b n
3.5 SIMULASI SEDERHANA
MENGGUNAKAN MODELSIM
3.5.1 Memulai Simulasi dengan
Menggunakan Modelsim ALTERA
STARTER EDITION 6.4a

BKuikaFlh-p>roNCgwnmMDdecstiyALTaERbSrmlnuDIyOkN6.4AagSbetldshrmuoncfykpiagjwl,.LhbCroseuntkdmlpyaibr ngdekpairctoyn,sedagkLibryPhscalNmedn irctoyagdunk

3.5.2 Menjalankan Simulasi
dengan Menggunakan Modelsim
ALTERA STARTER EDITION 6.4a

KRliigkhCStoCmlcpkae->->AdrToWuntveb.Pgistcomjmpnlile.dgMsauykn,aprhboducwkve.yTentgafilkity50ln,pgaisdsmmuuhAOKdk.wbnaoklicolaptiere,jthssgadkmDkonanefult,shipOK.ambkn2sylidegcar mnudegprio10sntkBda2puC.

KRligkhTtoClisck-> RuNno Fetruckamd enjal k n siem ublasi, mubilsg,am b rlsginmyablhr siny mhulasiy ngdmiuanpc tlkeanmudkian sertak n dalm apor n.Laku n a lis terhad p hasil
yanglsdiap t
3.6 MEMBUAT TESTBENCH

BLKLluikatTlohsfo->dedRrfiubnctppmfieijakyngs.lubmilgca,trsbnuyh1hpfiemaocted2nA-dDUT(bkvliurlpstr)gne.Lgaymamiksfitneoddh2y-3oclpkc,ubprAnuglratiakmmndeytipdorsbut.
Simanerubhygtjls,kmdianope santhdie 2.Sthsubej l ngkSuae->Edmltio.Cnshuaerpbdyngsluma Padjirektlopcbansgelurmpyt,kjanodifigspMlebrnAaLmTERsiS.doegDnIm64t,ikas"cropmy.ngeSdaht,mounlprfikeid2vhajenlibrydaphSmulte

LSTKaaliimkuponksme->rowdRbiafiuvkhnasnpyptdkdgmetfilnerjjaaDlUisTpkmdungfiialyatlcnsgsr,kemme.unLgdiuakbnahmbyulgmebnkjalandciossiehpyeprlrtgcaiimmsseuyutlalngh,tearmufikadlipynsdnbegrmttuaeomkauhlydi lfiakpadosrineu,psertt.acaldkulynngkaeahl2spRdigteCrlcokb-a>nAd ToWace->Slcted

pItreamktsium
3.8 MEMBUAT SCRIPT UNTUK
MELAKUKAN SIMULASI

3.7 MELAKUKAN PROSES

TAPPING SINYAL DARI SEBUAH
DESAIN

TPKaemmbbahliknkuwtrvne"dpcodsamj.lesimuuiancrjdplet,ngkabmlkuusidRiyhatngCcer->lphAmdTTooWa-u>veR->nkA.Almtismilbgnargoy.Kfiekemduupdiainbartlssnylgmeuwtkhfinecdaarl.o,nplsmptiaedrubngkhfil4psetrcoban2A-

UL abk uh afi nle .sdimo u laesnijad e ig saenp m retin yga nug atek r n tae sp abde n c h p a d p e rc o b a n 2 B . C a t h a s iln y a , s e rta k n d a l m la p o ra n , d a n la k u a n
ma no d iusl p dra k tih ua ms l y a n g d ip e ro le h
4. HASIL DAN ANALISIS
4.1 MENDESAIN FULL ADDER DENGAN

4-2 berikut ini adalah hasil implementasi

pada board DE1:

SKEMATIK

Pada percobaan ini digunakan ALTERA

QUARTUS II dan board DE1 dengan
pendekatan
skematik.
Dengan
menggunakan overwrite clock masukkan A
sebesar 10 ns, B sebesar 20 ns, dan C in
sebesar 40 ns, maka ditampilkan hasil
simulasi seperti gambar 4-1 berikut:

Gambar 4-2 Simulasi Percobaan pada

FPGA

Gambar 4-1 Simulasi Percobaan pada

QUARTUS II
Tabel 4-1 Tabel Kebenaran Full Adder
Percobaan

Masukkan
Keluaran
A
B
CIn
COut
S
0
0
0
0
0
1
0
0
0
1
0
1
0
0
1
1
1
0
1
0
0
0
1
0
1
1
0
1
1
0
0
1
1
1
0
1
1
1
1
1
Hasil yang ditunjukkan pada tabel 4-1
diatas sesuai dengan tabel kebenaran full
adder referensi. Hal selanjutnya yang akan
dilakukan adalah mengimplementasikan
pendekatan skematik ini ke FPGA. Gambar

Gambar diatas menunjukkan IC diberikan

masukkan A dan Cin, sehingga logika S
bernilai 0 dan logika COut bernilai 1. Hasil
percobaan ini membuktikan logika full
adder berjalan dengan baik di board DE1
yang digunakan.

4.2 MENDESAIN FULL ADDER DENGAN

PENDEKATAN BAHASA VHDL
Pada
percobaan
ini,
kita
akan
menggunakan implementasi bahasa VHDL
dalam board yang digunakan. Simulasi
yang dilakukan menggunakan bahasa
VHDL menghasilkan wave seperti gambar
4-3 berikut:

rangkaian berukuran besar secara manual,

maka faktor resiko galat menggunakan
pendekatan skematik akan meningkat.
Disisi lain, bahasa VHDL memerlukan
pembelajaran bahasa terlebih dahulu,
sehingga
untuk
rangkaian-rangkaian
sederhana, pendekatan skematik lebih
mudah digunakan dan lebih user-friendly.

4.3 MENDESAIN 4-BIT RIPPLE CARRY

ADDER DENGAN VHDL
Gambar 4-3 Simulasi Percobaan
Tabel 4-2 Tabel Kebenaran Full Adder
Percobaan

Masukkan
Keluaran
A
B
CIn
COut
S
0
0
0
0
0
1
0
0
0
1
0
1
0
0
1
1
1
0
1
0
0
0
1
0
1
1
0
1
1
0
0
1
1
1
0
1
1
1
1
1
Hasil
simulasi
diatas
menunjukkan
kesamaan antara keluaran menggunakan
pendekatan skematik dan bahasa VHDL.
Hal ini menunjukkan bahwa kita dapat
menggunakan
pendekatan
skematik
maupun bahasa VHDL dalam melakukan
implementasi pada board FPGA.

4-Bit ripple carry adder menerima

masukkan A dan B 4 bit, serta C in 1 bit dan
mengembalikan hasil berupa Sum 4 bit
dan Cout 1 bit.
A0, A1, A2, dan A3 dibuat menjadi satu
grup (misalkan A), sedangkan B0, B1, B2,
dan B3 dibuat menjadi satu grup pula
(misalkan B). Perhatikan hasil waveform
berikut ini (gambar 4-5):

Gambar 4-5 Simulasi Percobaan

QUARTUS II

pada

Perhatikan bahwa waveform diatas akan

membentuk tabel kebenaran sebagai
berikut:
Tabel 4-3 Tabel Kebenaran 4-Bit Ripple
Carry Adder
Gambar 4-4 Simulasi Percobaan pada
FPGA

Gambar diatas menunjukkan IC FPGA

diberikan masukkan A, B, dan Cin sehingga
menghasilkan logika S dan Cout bernilai 1.
Dari dua percobaan diatas, kita dapat
menganalisis kelebihan dan kerugian dari
dua pendekatan tersebut. Pendekatan
VHDL lebih sederhana untuk digunakan,
karena
apabila
kita
ingin
mengimplementasikan rangkaian yang
kompleks
seperti
membuat
sebuah

Masukkan
Keluaran
A
B
CIn
COut
S
1111
0000
0
0
1111
0000
1111
0
0
1111
1111
1111
0
1
1110
0000
0000
1
0
0001
1111
0000
1
1
0000
0000
1111
1
1
0000
1111
1111
1
1
1111
0000
0000
0
0
0000
Hasil keluaran dari 4-Bit ripple carry adder
diatas sesuai dengan definisi referensi.
Sebagai contoh, saat A = 1111, B = 1111,

dan Cin = 0, maka nilai penjumlahan A +

B + CIn dalam basis 2 adalah 11110.
Perhatikan pada tabel diatas bahwa untuk
nilai
A,B,
CIn
yang
diberikan,
menghasilkan Cout = 1 dan S = 1110 (A +
B + CIn =Cout * 10000 + Sum).

4.4 MENDESAIN 4-BIT ADDER

DENGAN SKEMATIK
Setelah sebelumnya kita menggunakan
pendekatan menggunakan bahasa VHDL,
pada
percobaan
ini
kita
akan
menggunakan
pendekatan
skematik.
Berikut
ini
adalah
hasil
waveform
menggunakan
pendekatan
skematik
(gambar 4-6):

maupun bahasa VHDL dalam merancang

rangkaian digital seperti 4-Bit carry adder.

4.5 SIMULASI SEDERHANA

MENGGUNAKAN MODELSIM
Pada Percobaan ini kami mencoba
melakukan
kompilasi
file
VHDL
menggunakan Modelsim yang merupakan
compiler fungsional. Setelah mengetikkan
script yang ada pada modul praktikum,
kami menjalankan simulasi pada Modelsim
ini dan mendapatkan hasil sebagai berikut
:

Hasil Simulasi

Gambar 4-6 Simulasi Percobaan pada

QUARTUS II

Hasil
waveform
diatas
dapat
ditranslasikan kedalam tabel kebenaran
sebagai berikut:
Tabel 4-4 Tabel Kebenaran 4-Bit Adder
Dengan Skematik

Masukkan
Keluaran
A
B
CIn
COut
S
0000
0000
0
0
0000
1111
0000
0
0
1111
0000
1111
0
0
1111
1111
1111
0
1
1110
0000
0000
1
0
0001
1111
0000
1
1
0000
0000
1111
1
1
0000
1111
1111
1
1
1111
Perhatikan bahwa tabel kebenaran 4-4
identik dengan hasil tabel kebenaran 4-3
(menggunakan bahasa VHDL). Hal ini
menunjukkan
bahwa
kita
dapat
menggunakan baik pendekatan skematik

Gambar 4-7 Simulasi Percobaan

ModelSim

No force

Gambar 4-8 wave dengan No force

pada

Force

Gambar 4-9 wave dengan Force

Apabila
dibandingkan
dengan
hasil
simulasi
pada
percobaan
yang
sebelumnya, simulasi kali ini memberikan
hasil yang sama, hal ini berarti Modelsim
dapat melakukan fungsi yang sama
dengan Quartus.
Akan tetapi bila kita amati, tidak terdapat
perbedaan antara hasil simulasi yang
Force dengan yang Non-Force. Sementara
berdasarkan teori, seharusnya dengan
diberikannya Force, akan terjadi dampak
yang dapat merubah bentuk wave yang
ada pada rangkaian. Hal ini berarti ada
yang tidak benar dalam pengerjaannya,
dan menurut analisis kemungkinan hal ini
terjadi
disebabkan
oleh
belum
dideklarasikannya
tipe
force
yang
diberikan(freeze, drive, deposit, dll.)
sehingga tidak terjadi dampak apapun
meskipun kami memberikan Force.

Gambar 4-10Stimulus Generator pada

ModelSim

Perintah (command) clock yang semula

menggunakan cara Right Click -> Clock
dapat
digantikan
dengan
testbench
(Design Under Test / DUT). Gambar 4-10
menunjukkan hasil keluaran waveform
menggunakan stimulus generator. Amati
potongan kode berikut ini:
clock_A : PROCESS
BEGIN
WAIT FOR 50 ps; A <= not A;
end PROCESS clock_A;
Perintah tersebut menunjukkan bahwa
setiap 50ps, nilai logika A akan di-invert..
Selain
cara
tersebut,
kita
dapat
memofikasi wave. Perhatikan contoh
berikut ini (gambar 4-11):

4.6 MEMBUAT TESTBENCH

Salah
satu
kelebihan
ModelSim
dibandingkan ALTERA QUARTUS II adalah
simulasi
rangkaian
mengunakan
testbench. Perhatikan gambar 4-10 berikut
ini:

Gambar 4-11
ModelSim

Stimulus : PROCESS pada

Dari dua contoh berbeda diatas, maka kita

dapat mengkombinasikan kemungkinankemungkinan logika yang kita inginkan.

4.7 MELAKUKAN PROSES TAPPING

SINYAL DARI SEBUAH DESAIN
Proses tapping sinyal adalah sebuah
proses pengambilan nilai sinyal yang
bukan merupakan bagian dari keluaran
sistem rangkaian digital yang diuji. Pada
percobaan ini, kita misalkan sinyal
tersebut adalah Temp, yang bernilai logika
A XOR B. Berikut ini adalah hasil waveform
dari simulasi yang dijalankan (gambar 412):

Gambar 4-12 Proses Tapping pada

ModelSim

Dari waveform tersebut, kita dapat

menganalisis kebenaran dari A XOR B.
Perhatikan bahwa saat logika A bernilai 0
dan logika B bernilai 0, maka logika Temp
bernilai 0. Dilain waktu, saat logika A
bernilai 1 dan logika B bernilai 0, maka
logika
Temp
bernilai
1.
Hal
ini
menunjukkan bahwa hasil waveform
keluaran sesuai dengan definisi operasi
XOR pada referensi.

.
Keuntungan dari ModelSim adalah kita
dapat menggunakan testbench, yaitu
sebuah file yang digunakan untuk menguji
desain (Device Under Test / DUT) yang
telah kita buat. Selain itu, ModelSim dapat
menggunakan
dan
membuat
script,
sehingga
prosedur
simulasi
yang
berulang-ulang
dapat
disingkat
dan
diproses
lebih
cepat.
Kita
dapat
memberikan stimulus melalui bahasa
VHDL
sehingga
kita
tidak
perlu
memasukkan input secara manual satupersatu.
Sedangkan keuntungan dari ALTERA
QUARTUS II adalah integrasinya dengan
FPGA yang lebih user-friendly dan mudah
digunakan.
Selain
itu,
kita
dapat
menggunakan
pendekatan
secara
skematik
ketika
ModelSim
harus
menggunakan bahasa VHDL (file skematik
harus di convert terlebih dahulu).
Dari
pertimbangan
diatas,
dapat
disimpulkan bahwa ModelSim lebih baik
digunakan dalam proses pembelajaran
karena
lebih
compact
dan
dapat
memproses stimulus tanpa membutuhkan
interferensi manual dari pengguna.
Secara umum, perangkaian secara digital
dapat dilakukan dengan dua pendekatan,
baik
secara
skematik,
maupun
menggunakan bahasa seperti bahasa
VHDL.
Rangkaian Full adder dapat
diimplementasikan dengan berbagai cara.
Fungsi utama dari rangkaian ini adalah
untuk menjumlahkan bilangan biner
menggunakan fungsi gerbang logika. Ada
beberapa jenis rangkaian adder seperti
Full adder, maupun Ripple carry adder.

5. KESIMPULAN
Terdapat dua pilihan piranti lunak yang
dapat digunakan, yaitu ALTERA QUARTUS
II dan ModelSim keduanya memiliki
kelebihan dan kekurangan masing-masing.
Dari segi penggunaan, ALTERA QUARTUS II
lebih spesifik untuk pemrosesan dengan
FPGA
secara
langsung
sedangkan
ModelSim digunakan untuk simulasi lokal
tanpa perangkat IC,

6. DAFTAR PUSTAKA
[1]

Brown, Stephen et Zvonko Vranesic,

Fundamentals of Digital Circuit with
VHDL Design 3. McGraw-Hill, USA,
2009

[2]

Mervin T. Hutabarat, Arif Sasongko.

Praktikum
Sistem
Digital
dan
Mikroprosesor. Laboratorium Dasar

Teknik Elektro,
Bandung, 2015

Institut

Teknologi