DTS Chuong4

BÀI GIẢNG MÔN: ĐIỆN TỬ SỐ
Chương 4 – MẠCH LOGIC TỔ HỢP

4.1. Khái niệm chung
4.2. Phân tích mạch logic tổ hợp
4.3. Thiết kế mạch logic tổ hợp
4.4. Mạch mã hóa – giải mã
4.5. Mạch hợp kênh – phân kênh
4.6. Mạch số học
4.7. Mạch so sánh
4.8. Mạch tạo/ kiểm tra chẵn lẻ
4.9. Mạch tạo/ kiểm tra mã Hamming
4.10. Đơn vị số học và logic ALU
4.11. Hazard trong mạch tổ hợp
GIẢNG VIÊN: THS.NGUYỄN HỒNG HOA 1

www.ptit.edu.vn
BỘ MÔN KTĐT – KHOA KTĐT1
Mạch tổ hợp (1)
¾ Đặc điểm:
- Trị số của tín hiệu đầu ra ở thời điểm đang xét chỉ phụ
thuộc vào tổ hợp các giá trị tín hiệu đầu vào.
- Được cấu trúc nên từ các cổng logic.
¾Phương pháp biểu diễn chức năng logic của mạch tổ hợp:
- Hàm logic (thường áp dụng cho vi mạch cỡ nhỏ - SSI)
- Bảng trạng thái (vi mạch cỡ vừa – MSI)
- Bảng Karnaugh
- Đồ thị dạng xung ...

www.ptit.edu.vn
Mạch tổ hợp (2) – Sơ đồ khối tổng quát
Hệ phương trình tổng quát: x0 Y0

x1
Y0 = f0(x0,x1,...,xn-1); Mạch logic Y1
tổ hợp
Y1 = f1(x0,x1,...,xn-1); Ym-1
xn-1
…
Ym-1 = fm-1(x0,x1,...,xn-1).

www.ptit.edu.vn


www.ptit.edu.vn
Phân tích mạch logic tổ hợp

¾Phân tích mạch logic tổ hợp là từ sơ đồ cho trước xác định chức
năng, dạng sóng, tính năng kỹ thuật,... của mạch. Từ đó có thể
rút gọn, chuyển đổi dạng thực hiện của mạch điện để có được
lời giải tối ưu.
¾Phương pháp:
– Với mạch đơn giản: tiến hành lập bảng trạng thái, viết biểu
thức, rút gọn, tối ưu (nếu cần) và vẽ lại mạch điện.
– Với mạch phức tạp: tiến hành phân đoạn mạch để viết biểu
thức, sau đó rút gọn, tối ưu (nếu cần) và vẽ lại mạch điện.
¾Ví dụ:

www.ptit.edu.vn


www.ptit.edu.vn
Thiết kế mạch logic tổ hợp

¾Thiết kế mạch logic tổ hợp là bài toán từ yêu cầu (chức năng,
dạng sóng, tính năng kỹ thuật, ...) xây dựng sơ đồ mạch thực
hiện (ngược với bài toán phân tích).
¾Phương pháp:
Bảng Tối thiểu

Karnaugh hoá
Vấn đề Bảng trạng Biểu thức Sơ đồ

logic thực thái tối ưu logic
Biểu thức Tối thiểu

logic hoá

www.ptit.edu.vn


www.ptit.edu.vn
4.4.1. Mạch mã hóa (1): Mã hóa thập phân - NBCD

¾Sơ đồ khối: Vào Ra BCD
thập 8 4 2 1
1 8 A phân ABCD
Vào 2 1 0 0 0 1
Mạch 4 Ra
Thập B
... mã hoá 2 BCD 2 0 0 1 0
phân C 8421
9 1 3 0 0 1 1
D
4 0 1 0 0
5 0 1 0 1
¾Bảng trạng thái:
¾Biểu thức hàm ra: 6 0 1 1 0
A = 8 +9 = Σ (8,9) 7 0 1 1 1
B=4+5+6+7 = Σ ( 4,5,6,7) 8 1 0 0 0
C=2+3+6+7 = Σ (2,3,6,7) 9 1 0 0 1
D=1+3+5+7+9 = Σ (1,3,5,7,9)

www.ptit.edu.vn
4.4.1. Mạch mã hóa (2): Mã hóa thập phân - NBCD

¾Mạch điện (dạng ma trận OR): ¾Mạch điện (dạng ma trận AND):
A B C D +5V
1 R4 R3 R2 R1
3 1
4 2
5 3
4
6
7
5
6
8
7
9
8
9
A B C D

www.ptit.edu.vn
4.4.1. Mạch mã hóa (3): Mạch mã hóa ưu tiên

¾Khi có nhiều đầu vào tác động Vào thập phân Ra BCD
đồng thời, chỉ mã hoá tín hiệu vào 1 2 3 4 5 6 7 8 9 A B C D
có mức ưu tiên cao nhất. Mức ưu
tiên do người thiết kế mạch xác 0 0 0 0 0 0 0 0 0 0 0 0 0
định. 1 0 0 0 0 0 0 0 0 0 0 0 1
¾Sơ đồ khối: x 1 0 0 0 0 0 0 0 0 0 1 0
L1 8 A
x x 1 0 0 0 1 1
...Mạch 4 B 1 0 1 0 0
Vào mã hoá 2 Ra
C 1 0 1 0 1
L9 ưu tiên 1
D 1 0 1 1 0
mức ưu tiên
tăng 1 0 1 1 1
1 1 0 0 0
1 1 0 0 1
www.ptit.edu.vn
4.4.1. Mạch mã hóa (4): Mạch mã hóa ưu tiên

¾Biểu thức:
L1=“1” và L2,4,6,8 bằng “0”
L3=“1” và L4,6,8 bằng “0”
D=“1” nếu L5=“1” và L6,8 bằng “0”
L7=“1” và L8 bằng “0”
L9=“1”
⇒ D = 1.2.4.6.8 + 3.4.6.8 + 5.6.8 + 7.8 + 9
C = 2.4.5.8.9 + 3.4.5.8.9 + 6.8.9 + 7.8.9

B = 4.8.9 + 5.8.9 + 6.8.9 + 7.8.9
A = 8+9

www.ptit.edu.vn
4.4.2. Mạch biến mã

¾Bài toán: Thiết kế mạch biến
B2 B1 B0 G2 G1 G0
mã từ nhị phân 3 bit sang Gray.
0 0 0 0 0 0
¾Sơ đồ khối:
B2 G2 0 0 1 0 0 1
Vào Mạch G1 Ra 0 1 0 0 1 1
nhị B1
biến mã Gray
phân 0 1 1 0 1 0
B0 G0
1 0 0 1 1 0
¾Bảng trạng thái: 1 0 1 1 1 1
¾Biểu thức: 1 1 0 1 0 1
G 0 = ∑ (1,2,5,6 )
1 1 1 1 0 0
G1 = ∑ ( 2,3,4,5 )
G 2 = ∑ ( 4,5,6,7 )

www.ptit.edu.vn
4.4.3. Mạch giải mã (1): Mạch giải mã 7 đoạn

¾Dụng cụ 7 đoạn:
- Dùng để hiển thị chữ số của một hệ đếm bất kỳ.
- Cấu tạo: gồm 7 đoạn làm bằng vật liệu có khả năng phát sáng
(LED, LCD,...).
- Có hai loại LED 7 đoạn: Anode chung và Kathode chung.
a
f g b
e c
d
K chung
A chung

www.ptit.edu.vn

¾Sơ đồ khối: a
A B C D a b c d e f g
A b 0 0 0 0 0 0 0 0 0 0 0 1
B Mạch c
1 0 0 0 1 1 0 0 1 1 1 1
C giải mã d
e 2 0 0 1 0 0 0 1 0 0 1 0
D 7 đoạn f
g 3 0 0 1 1 0 0 0 0 1 1 0
¾Bảng trạng thái: (A chung) 4 0 1 0 0 1 0 0 1 1 0 0
¾Biểu thức: 5 0 1 0 1 0 1 0 0 1 0 0
a = ∑ (1,4)
b = ∑ (5,6) 6 0 1 1 0 0 1 0 0 0 0 0
c = ∑ (2) 7 0 1 1 1 0 0 0 1 1 1 1
d = ∑ (1,4,7)
e = ∑ (1,3,4,5,7,9) 8 1 0 0 0 0 0 0 0 0 0 0
f = ∑ (1,2,3,7) 9 1 0 0 1 0 0 0 0 1 0 0
g = ∑ (0,1,7)
www.ptit.edu.vn

¾IC giải mã 7 đoạn: Vcc
TTL: A chung: 7447, 74247 (đầu ra

a
ở mức tích cực thấp)
f b
K chung: 7448 (đầu ra ở mức g
tích cực cao) e c
d
CMOS: 4511
Rp
...
a g
LT 7447 RBO
RBI
A B C D

www.ptit.edu.vn
4.4.3. Mạch giải mã (4): Mạch giải mã nhị phân

¾Sơ đồ khối: lựa chọn duy nhất D0
A0 Bộ giải
một lối ra ứng với một tổ hợp n A1 D1 2n
mã nhị
mã nhị phân đầu vào. lối vào phân lối ra
An-1
¾Bảng trạng thái: D2n- 1
A1 A0 D0 D1 D2 D3
¾Biểu thức:
0 0 1 0 0 0
D0 = A1.A 0
0 1 0 1 0 0
D1 = A1.A 0 1 0 0 0 1 0
D 2 = A1.A 0 1 1 0 0 0 1
D3 = A1.A 0
www.ptit.edu.vn
4.4.3. Mạch giải mã (5): Mạch giải mã nhị phân

¾Mạch điện: A1
A0
¾IC thực tế: 74154
A0 D0
A1 D1
A2 D0 D1 D2 D3
A3 74154
E1
E2 D15

www.ptit.edu.vn


www.ptit.edu.vn
4.5.1. Mạch hợp kênh – MUX (1)

¾Sơ đồ khối: lựa chọn nối một En
đầu vào dữ liệu tới đầu ra D0
D1 MUX
¾Bảng trạng thái: 2n lối
2n ⇒ 1 Y- Lối ra
vào dữ
E A1 A0 Y liệu D2n-1
0 x x 0
An-1 An-2 A0
1 0 0 D0
n lối vào địa chỉ
1 0 1 D1
1 1 0 D2
1 1 1 D3
¾Biểu thức:
Y = E.(A1.A 0 .D0 + A1.A 0 .D1 + A1.A 0 .D 2 + A1.A 0 .D3 )
www.ptit.edu.vn
4.5.1. Mạch hợp kênh – MUX (2)

D0 D1 D2 D3
¾Mạch điện:
A1
A0
¾IC thực tế: 74151
D0
.. MUX Y
.
D7 74151
Y
E
...
A2 A0 Y

www.ptit.edu.vn
4.5.2. Mạch phân kênh – DEMUX (1)

¾Sơ đồ khối: lựa chọn nối một Chọn mạch En DEMUX Y0
đầu ra với đầu vào dữ liệu Y1
1⇒2n 2n lối ra
Lối vào D
¾Bảng trạng thái: dữ liệu Y2n-1
E A1 A0 Y0 Y1 Y2 Y3
0 x x 0 0 0 0 An-1 A0
n lối vào địa chỉ
1 0 0 D 0 0 0
1 0 1 0 D 0 0
1 1 0 0 0 D 0 Y0 = E.A1.A 0 .D
1 1 1 0 0 0 D Y1 = E.A1.A 0 .D
Y2 = E.A1.A 0 .D
¾Biểu thức: Y3 = E.A1.A 0 .D

www.ptit.edu.vn
4.5.2. Mạch phân kênh – DEMUX (2)

¾Mạch điện: D
A1
¾IC thực tế: 74138 A0
A2
A1 Y0
.
A0 DEMUX ..
74138 Y0 Y1 Y2 Y3
E1 Y7
E2

www.ptit.edu.vn
4.5.3. Mạch hợp kênh - phân kênh hỗn hợp

A1 A0
¾Sơ đồ:
D D0
Vào/Ra
D1
Ra/Vào
D2
D3
Bộ giải mã địa chỉ 4066

www.ptit.edu.vn
4.5.4. Một số ứng dụng của bộ hợp kênh – phân kênh
¾Chuyển đổi luồng dữ liệu từ nối tiếp sang song song và

ngược lại
¾Tạo dãy nhị phân tuần hoàn
¾Tạo hàm logic

www.ptit.edu.vn


www.ptit.edu.vn
4.6.1. Mạch tổng (1) – Mạch bán tổng

¾Sơ đồ khối: a0 S0
HA
b0 C0
a0 b0 S0 C0
a0
0 0 0 0 S0
b0
0 1 1 0
1 0 1 0 C0
1 1 0 1
¾Biểu thức: S0 = a 0 ⊕ b0
C0 = a 0 .b0
¾Mạch điện:

www.ptit.edu.vn
4.6.1. Mạch tổng (2) – Mạch tổng toàn phần

ai Cin ai bi Si Cout
¾Sơ đồ khối: Si
bi FA 0 0 0 0 0
Cin Cout
0 0 1 1 0
¾Bảng trạng thái: 0 1 0 1 0
0 1 1 0 1
¾Biểu thức: 1 0 0 1 0
1 0 1 0 1
Si = ai ⊕ bi ⊕ Cin 1 1 0 0 1
Cout = ai bi Cin + ai bi Cin + ai bi Cin 1 1 1 1 1
= ai bi + ( ai ⊕ bi ) Cin HA1 HA2
bi a i ⊕ bi
ai Si
Cin
a i bi
¾Mạch điện:
Cout

www.ptit.edu.vn
4.6.1. Mạch tổng (3) – Mạch cộng nhị phân song song
¾Sơ đồ khối:
S0 S1 Si
Cin 0 Cout 0 Cin1 Cout1 Cin Cout

FA 0 FA1 ... i
FA i i
a0 b0 a1 b1 ai bi
¾IC thực tế: 7483, 7483A

S3 S2 S1 S0 S3 S2 S1 S0
C3 C0 C3 C0
7483A 7483
... ... ... ...
B3 ÷ B0 A3 ÷ A0 B3 ÷ B 0 A3 ÷ A0

www.ptit.edu.vn
4.6.2. Mạch hiệu (1) – Mạch bán hiệu

¾Sơ đồ khối: a0 D0
HS a0
b0 B0 D0
¾Bảng trạng thái: b0
a0 b0 D0 B0 B0
0 0 0 0
0 1 1 1
a0 S0/D0
1 0 1 0 b0
1 1 0 0
C0/B0
¾Biểu thức: D0 = a 0 ⊕ b0
B0 = a 0 b 0 M (điều khiển)
¾Mạch điện:

www.ptit.edu.vn
4.6.2. Mạch hiệu (2) – Mạch hiệu toàn phần

¾Sơ đồ khối: ai
FS Di ai bi Bin Di Bout
bi
Bin Bout 0 0 0 0 0
¾Biểu thức: D = a ⊕ b ⊕ B 0 1 0 1 1
i i i in
0 1 1 0 1
Bout = a i bi + ( a i ⊕ b i )Bin
1 0 0 1 0
¾Mạch điện: 1 0 1 0 0
HS1 HS2 1 1 0 0 0
bi a i ⊕ bi
ai Di 1 1 1 1 1
Bin
a i bi
Bout

www.ptit.edu.vn
4.6.3. Mạch cộng trừ theo phương pháp bù (1) – bù 1

¾Sơ đồ: A3
..
.. .
B3 ÷ B 0 .
A0
... ...
Cout b3 ÷ b0 a3 ÷ a0 C
in
7483A M: Điều khiển

Thực/Bù
¾Hoạt động:
S3 S2 S1 S0

www.ptit.edu.vn
4.6.3. Mạch cộng trừ theo phương pháp bù (2) – bù 2

¾Sơ đồ: Thực/Bù
A3
..
.. .
B3 ÷ B 0 .
A0
... ...
Cout b3 ÷ b0 a 3 ÷ a 0 Cin
¾Hoạt động: 7483A
M: Điều khiển
S3 S2 S1 S0

www.ptit.edu.vn


www.ptit.edu.vn
4.7.1. Bộ so sánh bằng nhau

¾Bộ so sánh bằng nhau 1 bit:
ai bi gi
-Bảng trạng thái:
0 0 1
0 1 0
-Biểu thức:
1 0 0
gi = a i bi + a i bi = a i ⊕ bi 1 1 1
-Mạch điện: ai
bi gi
⎧a 3 = b 3
¾Bộ so sánh bằng nhau 4 bit: ⎪
A = a3a2a1a0 với B = b3b2b1b0 ⎪a 2 = b 2
A=B⇔⎨
⎪a1 = b1
⎪⎩a 0 = b 0

www.ptit.edu.vn
4.7.2. Bộ so sánh 1 bit

¾Sơ đồ khối: ai f> ai bi f< f= f>
Bộ so f=
bi sánh 0 0 0 1 0
1 bit f<
0 1 1 0 0
1 1 0 1 0
¾Biểu thức:
f < = a i . bi ai
f<
bi
f = = a i ⊕ bi
f=
f > = a i . bi
¾Mạch điện: f>

www.ptit.edu.vn
4.7.3. Bộ so sánh 4 bit
¾So sánh hai số nhị phân 4 bit A = a3a2a1a0 với B = b3b2b1b0.

A>B khi:
–hoặc a3 > b3,
–hoặc a3 = b3, và a2 > b2,
–hoặc a3 = b3, và a2 = b2, và a1 > b1,
–hoặc a3 = b3, và a2 = b2, và a1 = b1, và a0 > b0.
f > = a 3 .b3 + a 3 ⊕ b3 .a 2 .b 2 + ..
a3 ÷ a0 .
a 3 ⊕ b3 .a 2 ⊕ b 2 .a1.b1 + >
f>
= 7485 f=
a 3 ⊕ b3 .a 2 ⊕ b 2 .a1 ⊕ b1.a 0 .b 0 <
.. f<
b3 ÷ b0 .
¾IC so sánh: 7485

www.ptit.edu.vn


www.ptit.edu.vn
4.8.1. Mã chẵn lẻ
¾Mã chẵn lẻ: là loại mã BCD BCD BCD
phát hiện lỗi thông dụng 8421 8421chẵn 8421 lẻ
nhất. PC PL
¾Thiết lập mã chẵn lẻ: 0000 0000 0 0000 1
thêm một bit chẵn/lẻ (parity 0001 0001 1 0001 0
bit) vào tổ hợp mã, sao 0010 0010 1 0010 0
cho:
0011 0011 0 0011 1
-Tổng số bit ‘1’ là chẵn (mã
0100 0100 1 0100 0
chẵn hay tính chẵn)
-Tổng số bit ‘1’ là lẻ (mã lẻ 0101 0101 0 0101 1
hay tính lẻ) 0110 0110 0 0110 1
0111 0111 1 0111 0
1000 1000 1 1000 0
1001 1001 0 1001 1

www.ptit.edu.vn
4.8.2. Mạch tạo bit chẵn lẻ

¾Sơ đồ khối:
Pe Vào Ra
Tạo bit d3 d2 d1 pe po
n bit dữ chẵn/lẻ
liệu Po 0 0 0 0 1
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
¾Biểu thức: 1 0 1 0 1
1 1 0 0 1
p e = d1 ⊕ d 2 ⊕ d 3 1 1 1 1 0
p o = pe = d1 ⊕ d 2 ⊕ d 3

www.ptit.edu.vn
4.8.3. Mạch kiểm tra chẵn lẻ

n bit dữ d3 d2 d1 P fe fo
¾Sơ đồ khối: liệu 0 0 0 0 1 0
fe 0 0 0 1 0 1
Kiểm tra
hệ 0 0 1 0 0 1
Bit chẵn lẻ fo 0 0 1 1 1 0
chẵn/lẻ
( e o)
P ,P 0 1 0 0 0 1
0 1 0 1 1 0
0 1 1 0 1 0
¾Bảng trạng thái: 0 1 1 1 0 1
¾Biểu thức: 1 0 0 0 0 1
1 0 0 1 1 0
f o = d 3 ⊕ d 2 ⊕ d1 ⊕ p 1 0 1 0 1 0
1 0 1 1 0 1
f e = f o = d 3 ⊕ d 2 ⊕ d1 ⊕ p 1 1 0 0 1 0
1 1 0 1 0 1
1 1 1 0 0 1
1 1 1 1 1 0
www.ptit.edu.vn


www.ptit.edu.vn
4.9.1. Mã Hamming
- Mã Hamming: ghép thêm một số bit kiểm tra P vào thông tin để đảm bảo tính
chẵn/lẻ của hệ thống.
- Mã Hamming có khả năng sửa sai một lỗi, có sơ đồ tạo mã và giải mã đơn giản.
- Số bit kiểm tra P và số bit tin tức D phải thỏa mãn biểu thức:
D + P + 1 ≤ 2P
- Vị trí các bit P: là các bit có thứ tự 2i tính từ bit có trọng số nhỏ nhất.
- Ví dụ: với số bit tin tức D = 5, số bit kiểm tra chẵn/lẻ P = 4. Cách sắp xếp vị trí các
bit như sau:
9 8 7 6 5 4 3 2 1
D5 P3 D4 D3 D2 P2 D1 P1 P0 (*)
- Bit chẵn lẻ P có nhiệm vụ kiểm tra tính chẵn lẻ của các bit ở các vị trí mà nó chiếm
giữ có giá trị 1 tương ứng theo bảng nhị phân (kể cả nó).

www.ptit.edu.vn
4.9.2. Mạch tạo mã Hamming

Vị trí Hệ nhị phân
Bit P0 kiểm tra tính chẵn/lẻ tại các vị trí : 1, 3, 5, 7, 9, 11,13,15 P3P2P1P0
Bit P1 kiểm tra tính chẵn/lẻ tại các vị trí : 2, 3, 6, 7, 10, 11,14,15 1 0001
2 0010
Bit P2 kiểm tra tính chẵn/lẻ tại các vị trí : 4, 5, 6, 7, 12,13,14,15 3 0011
4 0100
Bit P3 kiểm tra tính chẵn/lẻ tại các vị trí : 8, 9, 10, 11,12,13,14,15
5 0101
* Tạo mã Hamming chẵn: (ví dụ số bit thông tin D = 5) 6 0110
7 0111
P0 ⊕ vị trí 3 ⊕ vị trí 5 ⊕ vị trí 7 ⊕ vị trí 9 = 0 8 1000
P0 ⊕ D1 ⊕ D2⊕ D4 ⊕ D5 = 0 9 1001
10 1010
P1 ⊕ D1 ⊕ D3 ⊕ D4 =0 11 1011
12 1100
P2 ⊕ D2 ⊕ D3⊕ D4 =0 13 1101
P3 ⊕ D5 =0 14 1110
15 1111

www.ptit.edu.vn
4.9.3. Mạch kiểm tra mã Hamming

Khi nhận được từ mã, tiến hành kiểm tra tính chẵn lẻ trong nhóm bit tại các vị trí:
S0 : 1, 3, 5, 7, 9, 11,13,15
S1 : 2, 3, 6, 7, 10, 11,14,15
S2 : 4, 5, 6, 7, 12,13,14,15
S3 : 8, 9, 10, 11,12,13,14,15
* Kiểm tra mã Hamming chẵn: (ví dụ số bit thông tin D = 5)
S0 = vị trí 1 ⊕ vị trí 3 ⊕ vị trí 5 ⊕ vị trí 7 ⊕ vị trí 9 = 0
S1 = vị trí 2 ⊕ vị trí 3 ⊕ vị trí 6 ⊕ vị trí 7 =0
S2 = vị trí 4 ⊕ vị trí 5 ⊕ vị trí 6 ⊕ vị trí 7 =0
S3 = vị trí 8 ⊕ vị trí 9 =0
- Nếu kết quả thu được khác 0 thì tổ hợp S3S2S1S0 (nhị phân) là vị trí bit lỗi.

www.ptit.edu.vn


www.ptit.edu.vn
Đơn vị số học và logic ALU – Arithmetic Logic Unit

¾ALU là một thành phần cơ
bản không thể thiếu được 4 4
trong các máy tính. Nó bao Thanh ghi A Thanh ghi B
gồm 2 khối chính là khối
4 4
logic và khối số học và một
Cin
khối ghép kênh. ALU M
F0
- Khối logic: Thực hiện các F1
phép tính logic: AND, OR, 4
4
NOT, XOR… Ghi trạng thái
- Khối số học: Thực hiện các
phép tính số học: cộng, trừ,
tăng 1, giảm 1.
¾Sơ đồ khối ALU 4 bit:

www.ptit.edu.vn


www.ptit.edu.vn
Hazard trong mạch tổ hợp

¾ Là hiện tượng hoạt động lúc được lúc không của mạch (còn gọi là sự
sai nhầm)
¾ Bản chất của Hazard: do sự chạy đua của các tín hiệu vào.
¾ Phân loại:
- Hazard tĩnh
- Hazard động
- Hazard hàm số
- Hazard logic
¾ Biện pháp khắc phục:
- Không để có hiện tượng chạy đua của tín hiệu vào
- Chọn linh kiện hay IC có thời gian trễ nhỏ
- Sử dụng xung đồng bộ làm xung khóa hoặc xung mở
- Dùng tụ lọc
- Thay đổi chức năng điều khiển

www.ptit.edu.vn
Kết chương 4
¾Khái niệm mạch tổ hợp

¾Phương pháp phân tích, thiết kế mạch tổ hợp
¾Giới thiệu một số mạch tổ hợp thông dụng (mã hóa, giải
mã, hợp kênh, phân kênh, mạch số học, mạch so sánh,
mạch tạo/kiểm tra chẵn lẻ, mạch tạo/kiểm tra mã
Hamming, ALU) dưới dạng bài toán phân tích hay thiết kế
¾Hiện tượng Hazard trong mạch tổ hợp

www.ptit.edu.vn

DTS Chuong4

Uploaded by

Document Information

Original Title

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

DTS Chuong4

Uploaded by

Copyright:

Available Formats

BÀI GIẢNG MÔN: ĐIỆN TỬ SỐ

Chương 4 – MẠCH LOGIC TỔ HỢP

GIẢNG VIÊN: THS.NGUYỄN HỒNG HOA 1

Mạch tổ hợp (1)

GIẢNG VIÊN: THS.NGUYỄN HỒNG HOA 2

Mạch tổ hợp (2) – Sơ đồ khối tổng quát

Hệ phương trình tổng quát: x0 Y0

GIẢNG VIÊN: THS.NGUYỄN HỒNG HOA 3

Chương 4 – MẠCH LOGIC TỔ HỢP

GIẢNG VIÊN: THS.NGUYỄN HỒNG HOA 4

Phân tích mạch logic tổ hợp

GIẢNG VIÊN: THS.NGUYỄN HỒNG HOA 5

Chương 4 – MẠCH LOGIC TỔ HỢP

GIẢNG VIÊN: THS.NGUYỄN HỒNG HOA 6

Thiết kế mạch logic tổ hợp

Bảng Tối thiểu

Vấn đề Bảng trạng Biểu thức Sơ đồ

Biểu thức Tối thiểu

GIẢNG VIÊN: THS.NGUYỄN HỒNG HOA 7

Chương 4 – MẠCH LOGIC TỔ HỢP

GIẢNG VIÊN: THS.NGUYỄN HỒNG HOA 8

4.4.1. Mạch mã hóa (1): Mã hóa thập phân - NBCD

GIẢNG VIÊN: THS.NGUYỄN HỒNG HOA 9

4.4.1. Mạch mã hóa (2): Mã hóa thập phân - NBCD

GIẢNG VIÊN: THS.NGUYỄN HỒNG HOA 10

4.4.1. Mạch mã hóa (3): Mạch mã hóa ưu tiên

4.4.1. Mạch mã hóa (4): Mạch mã hóa ưu tiên

⇒ D = 1.2.4.6.8 + 3.4.6.8 + 5.6.8 + 7.8 + 9

C = 2.4.5.8.9 + 3.4.5.8.9 + 6.8.9 + 7.8.9

GIẢNG VIÊN: THS.NGUYỄN HỒNG HOA 12

4.4.2. Mạch biến mã

¾Bảng trạng thái: 1 0 1 1 1 1

GIẢNG VIÊN: THS.NGUYỄN HỒNG HOA 13

4.4.3. Mạch giải mã (1): Mạch giải mã 7 đoạn

GIẢNG VIÊN: THS.NGUYỄN HỒNG HOA 14

4.4.3. Mạch giải mã (2): Mạch giải mã 7 đoạn

4.4.3. Mạch giải mã (3): Mạch giải mã 7 đoạn

TTL: A chung: 7447, 74247 (đầu ra

GIẢNG VIÊN: THS.NGUYỄN HỒNG HOA 16

4.4.3. Mạch giải mã (4): Mạch giải mã nhị phân

4.4.3. Mạch giải mã (5): Mạch giải mã nhị phân

GIẢNG VIÊN: THS.NGUYỄN HỒNG HOA 18

Chương 4 – MẠCH LOGIC TỔ HỢP

GIẢNG VIÊN: THS.NGUYỄN HỒNG HOA 19

4.5.1. Mạch hợp kênh – MUX (1)

4.5.1. Mạch hợp kênh – MUX (2)

GIẢNG VIÊN: THS.NGUYỄN HỒNG HOA 21

4.5.2. Mạch phân kênh – DEMUX (1)

GIẢNG VIÊN: THS.NGUYỄN HỒNG HOA 22

4.5.2. Mạch phân kênh – DEMUX (2)

¾IC thực tế: 74138 A0

GIẢNG VIÊN: THS.NGUYỄN HỒNG HOA 23

4.5.3. Mạch hợp kênh - phân kênh hỗn hợp

Bộ giải mã địa chỉ 4066

GIẢNG VIÊN: THS.NGUYỄN HỒNG HOA 24

4.5.4. Một số ứng dụng của bộ hợp kênh – phân kênh

¾Chuyển đổi luồng dữ liệu từ nối tiếp sang song song và

GIẢNG VIÊN: THS.NGUYỄN HỒNG HOA 25

Chương 4 – MẠCH LOGIC TỔ HỢP

GIẢNG VIÊN: THS.NGUYỄN HỒNG HOA 26

4.6.1. Mạch tổng (1) – Mạch bán tổng

GIẢNG VIÊN: THS.NGUYỄN HỒNG HOA 27

4.6.1. Mạch tổng (2) – Mạch tổng toàn phần