P. 1
bo don kenh mux

bo don kenh mux

|Views: 393|Likes:
Được xuất bản bởitruongtruongbk

More info:

Published by: truongtruongbk on Oct 14, 2011
Bản quyền:Attribution Non-commercial

Availability:

Read on Scribd mobile: iPhone, iPad and Android.
download as PDF, TXT or read online from Scribd
See more
See less

02/02/2014

pdf

text

original

Khoa CNTT

Boä moân Kyõ thuaät Maùy tính
Phaïm Töôøng Haûi Ñoaøn Minh Vöõng Phan Ñình Theá Duy

3rd Edition.. 2001 “Digital Systems”. 5th Edition. 2004 “Digital Design”.J.Chapter 4 2 . Wakerly. N. 1991 Logic Design 1 . J. Prentice Hall.F. Balabanian & B. R. Carlson – John Wiley & Sons Inc.Tài liệu tham khảo “Digital Logic Design Principles”. Prentice Hall. Tocci.

Chương 4.Chapter 4 3 . Logic Design 1 .

Dẫn nhập Mạch số có các ngõ ra chỉ phụ thuộc vào giá trị/trạng thái của các ngõ vào ở thời điểm hiện hành được gọi là mạch luận lý tổ hợp (combinational logic circuits) hay gọi tắt là mạch tổ hợp Có thể có nhiều mạch tổ hợp được thiết kế để đáp ứng cùng 1 chức năng đề ra. • • • • • Tốc độ hoạt động Độ phức tạp – Giá thành phần cứng Năng lượng tiêu tốn Sự đáp ứng về mặt linh kiện … Thiết kế chú trọng tăng ở yếu tố này có thể dẫn đến sự giảm sút ở yếu tố khác Logic Design 1 . Các mạch số này được đánh giá (nhằm lựa chọn mạch nào thích hợp hơn) dựa trên nhiều yếu tố khác nhau.Chapter 4 4 .

Chapter 4 5 .Mạch cộng nhị phân Mạch thực hiện tác vụ cộng đối với 2 giá trị nhị phân Hiệu suất của mạch đánh giá theo tốc độ thực hiện phép toán • Có thể dựa trên các cổng luận lý chế tạo theo công nghệ thiên về tốc độ • Tốc độ có thể tăng đáng kể tùy theo cách thiết kế mạch mà không quá phụ thuộc vào công nghệ chế tạo cổng luận lý Cân nhắc lựa chọn giữa thiết kế ưu tiên cho tốc độ và thiết kế thiên ưu tiên cho chi phí phần cứng Sơ đồ khối của mạch cộng nhị phân X n Y n Binary Adder S n+1 Logic Design 1 .

Mạch cộng (MC) toàn phần Có thể xây dựng mạch cộng 2 số nhị phân n-bit từ các mạch cộng nhị phân 1-bit Sơ đồ khối của mạch cộng toàn phần (full adder) Bảng sự thật – Bìa Karnaugh Ci yi 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 xi 0 1 0 1 0 1 0 1 Si 0 1 1 0 1 0 0 1 Ci+ 1 xi Si yi Full Adder Ci Ci+1 Si Ci 0 1 yi xi 00 01 11 10 1 1 1 1 Dạng hàm của các ngõ ra Si = xi’ yi Ci’ + xi yi’ Ci’ + xi’ yi’ Ci + xi yi Ci = xi ⊕ yi ⊕ Ci 0 0 0 1 0 1 1 1 Ci+1 Ci 0 1 yi xi 00 01 11 10 1 1 1 1 Ci+1 = xi yi + xi Ci + yi Ci = xi yi + Ci (xi + yi) = xi yi + Ci (xi yi’ + xi’ yi) = xi yi + Ci (xi ⊕ yi) Logic Design 1 .Chapter 4 6 .

Chapter 4 .MC bán phần và MC ripple-carry Mạch cộng toàn phần Si = xi ⊕ yi ⊕ Ci Ci+1 = xi yi + Ci (xi ⊕ yi) Mạch cộng bán phần (half adder) xi Si Ci xi yi Si Ci+1 Mạch cộng ripple-carry S3 Full Adder B3 C3 B2 C2 B1 C1 Half Adder Full Adder Full Adder yi Half Adder S2 A3 A2 S1 A1 S0 A0 B0 Ci+1 xi yi Si Ci+1 C4 • Giới hạn do thời gian trễ của các tín hiệu carry ! 7 Logic Design 1 .

Mạch cộng Carry-Lookahead Tính carry từ các bit của toán hạng A.Chapter 4 P3 C0 P0 P1 P2 P3 8 . B và Co Định nghĩa Generated Carry Gi = Ai Bi Propagated Carry Pi = Ai ⊕ Bi C4 = G3 + P3 G2 + P3 P2 G1 + P3 P2 P1 G0 + P3 P3 P1 P0 C0 G3 G2 P3 G1 P2 P3 G0 P1 P2 Ta tính được Ci = = = = Ai-1 Bi-1 + Ci-1 (Ai-1 ⊕ Bi-1) Gi-1 + Pi-1 Ci-1 Gi-1 + Pi-1 (Gi-2 + Pi-2 Ci-2) Gi-1 + Pi-1 Gi-2 + Pi-1 Pi-2 Ci-2 C4 Tính lần lượt C1 = G0 + P0 C0 C2 = G1 + P1 G0 + P1 P0 C0 C3 = G2 + P2 G1 + P2 P1 G0 + P2 P1 P0 C0 Logic Design 1 .

Chapter 4 9 .Mạch cộng Carry-Lookahead … Tổng quát Ci+1 = Gi + Pi Gi-1 + Pi Pi-1 Gi-2 + Pi Pi-1 Pi-2 Gi-3 + … + Pi Pi-1 Pi-2 … P1 G0 + Pi Pi-1 Pi-2 … P1 P0 C0 Mạch cộng Carry-Lookahead C0 A0 B0 A1 B1 A2 B2 A3 B3 P0 G0 P1 G1 P2 G2 P3 G3 P1 P2 P3 S0 Carry-Lookahead C1 C2 C3 S1 S2 S3 C4 Logic Design 1 .

Chapter 4 10 .Mạch trừ nhị phân Biểu diễn số nguyên âm nhị phân dưới dạng bù 2 Mạch cộng 2 số dưới dạng bù 2 có khác gì so với mạch cộng nhị phân đã xem xét ? Mạch trừ được thay thế bằng mạch chuyển đổi bù 2 và mạch cộng B3 B2 B1 B0 M A3 C4 C3 A2 C2 A1 C1 A0 S3 S2 S1 S0 Overflow Logic Design 1 .

Chapter 4 11 . đầu bên kia của kênh truyền thông. cần bộ phân kênh (demultiplexer) để phân phối dữ liệu trên kênh truyền đến các ngõ ra Logic Design 1 .Bộ dồn kênh Dữ liệu sinh ra ở vị trí A nhưng được sử dụng ở vị trí B truyền dữ liệu từ A đến B qua kênh truyền thông Làm sao để có thể truyền dữ liệu từ nhiều nguồn khác nhau trên cùng một kênh truyền duy nhất ? Demultiplexer Multiplexer communication channel data in data out • Cơ chế cho phép chọn dữ liệu nào để truyền trên kênh truyền gọi là kỹ thuật dồn kênh (multiplexing) • Thiết bị thực hiện dồn kênh gọi là bộ dồn kênh (multiplexer) • Phía thu.

Bộ dồn kênh Bộ dồn kênh số là mạch có • 2n đường dữ liệu vào • 1 đường dữ liệu ra • n ngõ vào select hay selector D0 D1 D2 D3 D4 r Bộ dồn kênh với n = 3 D0 D2 D3 D4 D5 D6 D7 s0 s1 s2 Multiplexer D1 D5 r D6 D7 s0 s1 s2 Logic Design 1 .Chapter 4 12 .

4. y. 4. 2.Chapter 4 . 9.Xây dựng mạch tổ hợp từ bộ dồn kênh Tồn tại các mạch dồn kênh được thương mại hóa dưới dạng MSI Dùng bộ dồn kênh để hiện thực 1 mạch tổ hợp bất kỳ ? Bộ dồn kênh có dạng 2 lớp AND-OR • Cổng AND có n+1 ngõ nhập • Dạng s-o-p chính tắc của 1 hàm chuyển mạch n+1 biến Thí dụ f (x. z) = ∑ (0. 13. y. z) = ∑ (1. 7) = z’ y’ x + z’ y x’ + z y’ x’ + z y x gán s0 = y và s1 = z f = s1’ s0’ x + s1’ s0 x’ + s1 s0’ x’ + s1 s0 x = s1’ s0’ D0 + s1’ s0 D1 + s1 s0’ D2 + s1 s0 D3 suy ra D0 = D3 = x và D1 = D2 = x’ • Vẽ mạch ? Bộ dồn kênh m-1 selector có thể được sử dụng để hiện thực mạch tổ hợp của hàm m biến Thí dụ f (w. x. 14) • Thiết kế ? • Vẽ mạch ? 13 Logic Design 1 .

Bộ giải mã – Bộ mã hóa Mạch tổ hợp nhận n ngõ nhập (n ≥ 1) và định tuyến dữ liệu từ các ngõ nhập đến một trong số tối đa 2n ngõ ra gọi là bộ giải mã (decoder) Bộ mã hóa (encoder). là mạch nhận dữ liệu từ một số rất lớn các ngõ nhập để rồi biến đổi thành dữ liệu xuất ra trên một số nhỏ hơn các ngõ xuất (không nhất thiết chỉ 1 ngõ xuất) Có sự gần giống giữa • Bộ mã hóa với bộ dồn kênh • Bộ giãi mã với bộ phân kênh • Hãy chỉ ra sự khác biệt giữa các mạch trên ? Logic Design 1 . mạch ngược lại với bộ giải mã.Chapter 4 14 .

Chapter 4 15 .Bộ phân kênh Bộ phân kênh với 8 ngõ xuất • Mạch luận lý • Bảng sự thật Control inputs Datainput x D0 D1 Data outputs C2 0 0 0 0 1 1 1 1 C1 0 0 1 1 0 0 1 1 C0 0 1 0 1 0 1 0 1 D0 x 0 0 0 0 0 0 0 D1 0 x 0 0 0 0 0 0 D2 0 0 x 0 0 0 0 0 D3 0 0 0 x 0 0 0 0 D4 0 0 0 0 x 0 0 0 D5 0 0 0 0 0 x 0 0 D6 0 0 0 0 0 0 x 0 D7 0 0 0 0 0 0 0 x C0 C1 C2 D2 D3 D4 D5 D6 D7 Logic Design 1 .

Bộ giải mã đường n ra 2n Bộ giải mã đường n ra 2n (n-to-2n line decoder) được xây dựng từ bộ phân kênh 2n ngõ xuất bằng cách: • Bỏ bớt ngõ nhập dữ liệu x • Mỗi cổng AND chỉ còn lại n ngõ nhập Bộ giải mã đường 3 ra 8 Control inputs D0 Data outputs D0 1 0 0 0 0 0 0 0 D1 0 1 0 0 0 0 0 0 D2 0 0 1 0 0 0 0 0 D3 0 0 0 1 0 0 0 0 D4 0 0 0 0 1 0 0 0 D5 0 0 0 0 0 1 0 0 D6 0 0 0 0 0 0 1 0 D7 0 0 0 0 0 0 0 1 16 C2 0 0 0 0 1 1 1 1 C1 0 0 1 1 0 0 1 1 C0 0 1 0 1 0 1 0 1 Decoder 3x8 s0 s1 s2 D1 D2 D3 D4 D5 D6 D7 Logic Design 1 .Chapter 4 .

Bộ giải mã đường n ra 2n … MSI giải mã đường thông dụng • 2 × 4 . 4 × 16 Giải mã ma trận cổng AND Giải mã cây Xây dựng mạch tổ hợp từ các bộ giải mã đường 74LS139 A1a A0a Ea A1b A0b Eb Q3a Q2a Q1a Q0a Q3b Q2b Q1b Q0b 74LS154 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 74LS138 A2 A1 A0 E3 E2 E1 Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0 E1 E0 A3 A2 A1 A0 Logic Design 1 .Chapter 4 17 . 3 × 8 .

11 4.vn Logic Design 1 .edu.hcmut.4 4.12 Thầy Phan Đình Thế Duy duypdt@cse.Bài tập Problem Problem Problem Problem Problem 4.10 4.7 4.Chapter 4 18 .

You're Reading a Free Preview

Tải về
scribd
/*********** DO NOT ALTER ANYTHING BELOW THIS LINE ! ************/ var s_code=s.t();if(s_code)document.write(s_code)//-->