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Cours 4 :: Circuits combinatoires Cours 4 Circuits combinatoires


q Additionneurs
Demi additionneur : 2 entres sur 1 bits Une sortie sur 2 bits Additionneur complet : 3 entres sur 1 bits Une sortie sur 2 bits Additionneur sur n bits

Dcodeurs / Codeurs
Dcodeurs : adresse sur 2 bits 4 sorties dont une seule est active Circuit constructeur avec port dentre de validation et sortie active L Cascade de plusieurs circuits ==> dcodeur d @ sur 4 bits 16 sorties (1 seule active) Codeur : Opration inverse dun dcodeur

Mux ou multiplexeur / Demultiplexeur


Mux : Mettre en relation une entre parmi n avec la sortie Demux : Mettre en relation une entre avec une sortie prise parmi N

q q q

Comparateur
Sortie VRAI ou FAUX indiquant la comparaison des entres

Afficheur 7 segments Circuits programmables


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Additionneurs Elmentaires Additionneurs Elmentaires


DEMI-ADDITIONNEUR
A 0 0 1 1 B Sum Carry 0 0 0 1 1 0 0 1 0 1 0 1 A Sum Sum = A B

Carry

Carry = A . B

ADDITIONNEUR Complet
A 0 0 0 0 1 1 1 1 B Cin Cout S 0 0 0 0 0 1 0 1 0 1 1 0 1 0 1 1 0 1 0 0 1 0 0 1 1 0 1 0 1 1 1 1

A B Cout

Cout = B.Cin + A.Cin + A.B

AB Cin 00 01 11 10 0 1 0 0 0 1 1 1 0 1

S = Cin A B Cin S
AB Cin 00 01 11 10 0 1 0 1 1 0 0 1 1 0

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Additionneur sur n bits Additionneur sur n bits


A B Cout A B Cin Cout S

Mcanisme d addition en partant des poids faibles et en propageant la retenue vers les poids forts Exemple additionneur sur 5 bits

Cin

A4 B4 A3 B3 A1 B1 Ao Bo Co
A B Cin Cout S

A2 B2
A B Cin Cout S

A B Cin

Cout S

A B Cin

Cout S

A B Cin

Cout S

C5 S4

S3

S2

S1

So

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Dcodeur n 2nn Dcodeur n 2


Dcodeur n 2n
Un dcodeur est un circuit n entres et 2n sorties dont une seule est active la fois. Circuit constructeur Enable G Sorties active L
G H L L L L G A B Y3 Y2 Y1 Yo

Dcodeur 2 4 sorties actives ltat haut


A 0 0 1 1 B 0 1 0 1 Yo 1 0 0 0 Y1 0 1 0 0 Y2 0 0 1 0 Y1 0 0 0 1

Table de vrit
A X L L H H B X L H L H Yo H L H H H Y1 H H L H H Y2 H H H L H Y3 H H H H L

Equations
Yo= !B.!A Y1 = !A.B Y2= A.!B Y3= A.B
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Cascade de plusieurs circuits Cascade de plusieurs circuits


Dcodeur 4 16 sorties
dcodeur d @ sur 4 bits 16 sorties (1 seule active)
G A B Y3 Y2 Y1 Y0 Y3 Y2 Y1 Y0 Y3 Y2 Y1 Y0 Y3 Y2 Y1 Y0 Y15 Y14 Y13 Y12 Y11 Y10 Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0

Circuit constructeur Enable G Sorties active L La cascade de plusieurs circuits est possible grce l entre de validation G

G @3 @2

G A B

Y3 Y2 Y1 Y0

G A B G A B G A B

@1 @0

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Le signal 3 tats Le signal 3 tats


La notion de bus sous-entend un partage de ressources des chemins logiques
Logique ACTIVE : S= X avec En=1 Dconnexion de la sortie : En =0 et S=Z .OE NOTATION => haute impdance

La mise en uvre dune fonction logique ncessite en ralit 2 quations : La fonction logique de la sortie et sa condition dactivation (En =1 en logique simple) S= A .B S.OE = A Si A==0 alors S=Z Sinon S est actif

Z est souvent assimil un niveau logique Haut Rcessif


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Multiplexeur // Dmultiplexeur Multiplexeur Dmultiplexeur


Met en relation une entre parmi n avec la sortie MUX 2 vers 1
0/1 In1 In0 In3 In2 In1 In0 n n n Out G @1 @0
G A B Y3 Y2 Y1 Y0

Met en relation une entre avec une sortie


Output Enable

n Out

Demux ou Switch 1vers 2

MUX 4 vers 1

0/1 Demux 1 vers 4


G @1 @0
G A B Y3 Y2 Y1 Y0

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Oprations de comparaison Oprations de comparaison

Afficheur 7 segments Afficheur 7 segments

>

>

Afficheurs Cathodes communes : Entres actives haut Afficheurs anodes communes : Entres actives bas

<

<

==

==

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Circuit logique programmable Circuit logique programmable


Un circuit logique programmable, ou rseau logique programmable, est un circuit intgr logique qui peut tre reprogramm aprs sa fabrication. Il est compos de nombreuses cellules logiques lmentaires. Ce type de composant est dsign par les sigles anglais: FPGA (field-programmable gate array, rseau de portes programmables in-situ), PLD (programmable logic device, circuit logique programmable), EPLD (erasable programmable logic device, circuit logique programmable et effaable), CPLD (complex programmable logic device, circuit logique programmable complexe), PAL (programmable array logic, rseau logique programmable), PLA (programmable logic array, rseau logique programmable), Bien que fondamentalement synonymes, ces termes ne sont gnralement pas interchangeables dans le vocabulaire commercial des fabricants : FPGA dsigne plutt des composants technologie SRAM, EPLD des composants technologie FLASH, PAL des composants technologie fusible (voir procds technologiques).
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Structure de base
AABB A Programmable par fusible

B Exemple le ou exclusif

A B

Programmable une fois par fusible Programmable plusieurs fois

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PAL, GAL, CPLD et EPLD, PAL, GAL, CPLD et EPLD,


Les PAL, GAL, CPLD et EPLD, de conception plus ancienne, utilisent des "macrocellules" logiques, composes d'un rseau combinatoire de portes ET et OU afin d'implmenter des quations logiques. Des bascules sont disponibles seulement dans les blocs d'entre-sortie. Un composant contient de quelques dizaines quelques centaines de macrocellules. Comme le routage est fixe, les temps de propagations sont borns et permettent une frquence de fonctionnement leve et indpendante du design. Par contre, l'utilisation des ressources n'est pas optimale (tout terme non utilis dans une quation logique quivaut des portes perdues), avec des taux d'utilisation d'environ 25%. Les Complex PLD contiennent l'quivalent de plusieurs composants PLD, relis par une matrice d'interconnexion.

Configuration d'un bloc


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FPGA: field-programmable gate array FPGA: field-programmable gate array


Les FPGA modernes sont bass sur des cellules SRAM pour le routage du circuit et pour les blocs logiques. Comme ces points mmoire sont volatiles, il est ncessaire de stocker dans une mmoire externe la configuration du circuit. Un bloc logique est constitu d'une table de correspondance (LUT ou Look-Up-Table) qui sert implmenter des quations logiques ayant gnralement 4 6 entres et une sortie (petite mmoire, multiplexeur ou registre dcalage) et d'une bascule qui permet de mmoriser un tat (machine squentielle) ou de synchroniser un signal (pipeline). Les blocs logiques (quelques millions en 2007) sont connects entre eux par une matrice de routage configurable qui occupe une place importante sur le silicium et justifie le cot lev des composants FPGA. La topologie est dite "Manhattan", en rfrence aux rues angle droit de ce quartier de New York. Un outil de placement-routage automatique fait correspondre le schma logique et les ressources matrielles de la puce. Comme les temps de propagation dpendent de la longueur des liaisons entre cellules logiques, et que les algorithmes d'optimisation des placeurs-routeurs ne sont pas dterministes, les performances (frquence max) obtenues dans un FPGA sont variables d'un design l'autre. L'utilisation des ressources est par contre trs bonne, et des taux d'occupation des blocs logiques suprieures 90% sont possibles. Fonctionnalits disponibles sur certains composants : * blocs de mmoire supplmentaires (hors des LUT), souvent double-port, parfois avec mcanisme de FIFO, * multiplieurs cbls (coteux implmenter en LUT), voire blocs multiplieur-accumulateur pour traitements DSP, * cur de microprocesseur enfoui (dit hard core), * blocs PLL pour synthtiser ou resynchroniser les horloges, * reconfiguration partielle, mme en cours de fonctionnement, Wikipedia * cryptage des donnes de configuration, * srialiseurs/dsrialiseurs dans les entres-sorties, permettant des liaisons srie haut-dbit, * impdance contrle numriquement dans les entres-sorties, vitant de nombreux composants passifs sur la carte.
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Procds technologiques Procds technologiques


SRAM - (Static Random Access Memory). Programmables volont et in-situ. technologie CMOS. EPROM (UVPROM) - (Erasable Programmable Read-Only Memory). Effaables par exposition aux rayons ultra-violets. Technologie CMOS, disparition au profit de l'EEPROM. EEPROM - (Electrically Erasable Programmable Read-Only Memory). effacs et reprogramms volont. peuvent tre programms in-situ (souvent par une connexion JTAG). Technologie CMOS. Flash - (Flash-erase EPROM). Mmes proprits que EEPROM mais avec une densit suprieure (cot infrieur pour une complexit donne). Technologie CMOS. Fusible - Programmables une seule fois. Technologie bipolaire. Anti-fusible - Ne sont programmables qu'une seule fois. Technologie CMOS. Dans le cas des technologies mmoires (SRAM, EEPROM, flash), la mmoire est situe ct du circuit logique proprement dit et chacun de ses bits pilote un interrupteur (en fait, un transistor) de configuration du rseau logique. Dans le cas des technologies (anti-)fusibles, ceux-ci sont directement dans le rseau logique et ont la fois la fonction de mmoire non-volatile et d'interrupteur. Les FPGA haut de gamme sont la pointe de la technologie : les premier composants gravs avec une finesse de 90nm ont t les FPGA Spartan3 de Xilinx, en 2003.

Fabricants
Xilinx, Altera, Lattice Semiconductor, Actel, Cypress, Atmel et QuickLogic.
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Wikipedia

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Chipset Chipset
Un chipset est un jeu de circuits grant les flux de donnes numriques entre le ou les processeur(s), la mmoire et les priphriques dans des micro-ordinateurs, console de jeux vido, tlphone mobile, appareil photo numrique, GPS etc. Un chipset pour micro-ordinateur se trouve sur la carte mre. Il est conu pour un type de microprocesseur. Les performances globales de l'ordinateur dpendent donc des 2 puces du chipset et du microprocesseur. La puce northbridge gre des communications entre le microprocesseur, le bus de la carte mre, la RAM, laccs direct la mmoire (DMA), les ports AGP ou PCI Express, et le southbridge. Certains contiennent galement un processeur graphique apportant une solution graphique faible cot sur les PC dentre de gamme. La puce southbridge commande le fonctionnement de : bus PCI, interface PS/2, port srie et parallle, contrleur de disquette ; interface parallle ATA, Serial ATA (disques durs, CD-ROMs, etc.), interface Ethernet, USB, IEEE 1394 (firewire); et dispositifs additionnels (contrleur RAID, carte son intgre). Ce terme dans les annes 1980-90 dsignait les puces audio et graphique dans les ordinateurs ou les consoles de jeux. Certains chipsets graphiques actuels comme les nForce de NVIDIA intgrent des fonctionnalits remplaant une carte graphique (chipset vido) sauf la mmoire graphique prise sur la mmoire vive de l'ordinateur. Wikipedia
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Microprocesseurs Microprocesseurs
Les microprocesseurs sont construits avec un petit nombre de fonctions intgres sur une puce, avec des temps de commutation trs courts. Leur frquence de base est de 1 3 gigahertz. La complexit double tous les 2 ans. Les processeurs (multicores) comportent plusieurs curs dans un seul circuit, leur efficacit dpend grandement de la topologie d'interconnexion entre les curs. Des approches comme la superposition de la mmoire et du cur de processeur (memory stacking) devraient conduire un accroissement des performances qui devraient atteindre le Ptaflop, vers 2010 pour les serveurs, et vers 2030 dans les PC.
Le processeur interprte les instructions et traite les donnes d'un programme. La vitesse de traitement est exprime en MIPS (million d'instructions par seconde) ou en Mgaflops (millions de floating-point operations per second) pour la partie virgule flottante. Aujourd'hui, des programmes d'valuation des performances (benchmarks) fournissent des comparatifs des temps d'excution de programmes rels. Le processeur apporte aux ordinateurs leur capacit tre programms, il est associ aux mmoires primaires et aux dispositifs d'entre/sortie. Il comprend les fonctions lmentaires de traitement des donnes (ALU, FPU, squenceur, etc.).

La puce d'un microprocesseur Intel 80486DX2 dans son botier (taille relle : 12 6,75 mm)

Intel Pentium Dual-Core E2180 : prix 61,45 . Grav en 65nm et propos au format Socket LGA775. Architecture Core 2 Duo. Mmoire cache de second niveau de 1 Mo partag contre 6 Mo. Compatible SSE3 et intgrant les instructions 64 bits, bus systme de 800 MHz (contre 1 066 ou 1 333 MHz pour les meilleurs Core 2). Frquence de 2 GHz. Trs bonnes caractristiques thermiques et potentiel d'overclocking. Le Pentium Dual Core E2160, cadenc 1,8 GHz, est propos un tarif trs infrieur.
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Wikipedia

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Intel finalise la gravure en 45 nm pour les Core 22Duo 30 janvier 2007 Intel finalise la gravure en 45 nm pour les Core Duo 30 janvier 2007
Intel a dj prsent les premiers exemplaires de Core 2 Duo Penryn gravs en 45 nm. Ils sont produits sur des wafers de 300 mm. Le nombre de transistor passe de 291 millions de transistors pour un Conroe 410 millions de transistors pour le Penryn cause des 2 Mo de cache L2 supplmentaires. Malgr ce cache L2 de 6 Mo, la surface occupe est de 110 mm contre 144 mm pour le Conroe. Intel profitera de ce shrink pour introduire les instructions SS. Autre bnfice du 45 nm, la consommation devrait rester comparable aux actuels 65 Watts du Core 2 Duo. Le passage en 45 nm n'est pas une simple rduction de taille. Intel a revu la conception des transistors pour viter certains problmes notamment les courants de fuite (leakage). L'lectrode de la porte troque son polysilicium pour un composant mtallique et l'isolant n'est plus en SiO2 mais dans un matriau High-K (Hafnium). Ces changements seraient la plus grosse volution apporte aux transistors depuis 1960 Le passage 6 Mo de cache et plus de 400 millions de transistors devraient donc permettre Intel de respecter la sacro sainte loi de Moore...

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Principales caractristiques de Nehalem Principales caractristiques de Nehalem


Intel dtaille les principales caractristiques de Nehalem, l'architecture de sa prochaine gnration de puces multicoeurs. Vitesse de traitement des instructions auglente. Efficacit nergtique en rduisant la taille totale de la mmoire cache. Un quad core Nehalem contiendra 9 Mo de mmoire cache contre 12 Mo pour un quad core actuel et comptera 731 millions de transistors contre 820 millions pour les quad core! L'intgration d'un contrleur mmoire DDR3 plus rapide rend la prsence d'un gros cache de second niveau beaucoup moins pertinente , Les premires puces Nehalem arriveront au quatrime trimestre. Les premires machines grand public quipes de puces Nehalem seront vraisemblablement des PC quad core haut de gamme pour gamers . disponibles Nol. Les chipsets les plus rcents (comme le X38 par exemple) ne seront pas compatibles, car le contrleur mmoire sera directement intgr dans le processeur ! Jusqu' 16 coeurs logiques : deux, quatre ou huit coeurs capables de grer simultanment deux flux d'instructions (multithreading), ce qui doublera le nombre de coeurs logiques grs par le systme d'exploitation. Des liens internes ultrarapides : similaire au bus HyperTransport d'AMD, le bus QuickPath Interconnect reliera plusieurs coeurs entre eux trs haut dbit (jusqu' 26 Go/s). Un contrleur mmoire DDR3 intgr : chaque puce Nehalem contiendra un contrleur mmoire qui donnera trois accs simultans de la mmoire vive DDR3 (Double Data Rate 3) ultrarapide ( 800, 1066 et 1333 MHz). Une mmoire cache mieux partage : plus petite, la mmoire cache sera rpartie sur trois niveaux contre deux actuellement. Chaque coeur disposera de ses propres caches de niveau 1 (2 x 32 Ko) et 2 (256 Ko). Tous les coeurs se partageront par ailleurs un cache de niveau 3 de 8 Mo. Des micro-instructions mieux paralllises : la traduction des instructions x86 en micro-instructions a t optimise. Selon Intel, en moyenne, 33 % de traitements s'effectueront en plus pour chaque cycle d'horloge. Une finesse de gravure de 45, puis 32 nm : toutes les puces Nehalem seront graves en 45 nm. L'architecture fera l'objet d'une mise jour en 2009 (nom de code Westmere) lors du passage au 32 nm.

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