RTTR

Architecture et systme.
Introduction
Introduction
composants indispensables d'un ordinateur?
unit de calcul : (micro)processeur
Cours d'architecture et systme
mmoire : RAM
dispositif d'entre/sortie : clavier, cran
DEUG MIAS 2e anne
composants quasi indispensables?

dispositif de stockage de masse : disques
systme d'exploitation : DOS, UNIX
DEUG MIAS 2e anne
Introduction
DEUG MIAS 2e anne
Codage de l'information
Introduction
Codage des entiers naturels
Codage des entiers relatifs
c'est ncessaire !
Nombres virgule
exemple : transmission d'un message
Codage des caractres
amplication directe (porte-voix)
Circuits logiques
codage (courrier, signaux de fume, signal lectrique, ...)

en informatique : codage binaire
volution des microprocesseurs

Assembleur
Systme d'exploitation
DEUG MIAS 2e anne
DEUG MIAS 2e anne
Base quelconque
Codage des entiers naturels
excution de l'algorithme prcdent avec

subtype chiffres is integer range 0..1 :
numration dcimale
10 symboles ordonns : 0, 1, 2, 3, 4, 5, 6, 7, 8, 9
chires arabes
) manipulation de droite gauche
algorithme d'numration :
subtype chiffres is integer range 0..9 ;
for milliers in chiffres loop
for centaines in chiffres loop
for dizaines in chiffres loop
for units in chiffres loop
put(milliers, 1) ; put(centaines, 1) ;
put(dizaines, 1) ; put(units, 1) ;
loop ; loop ; loop ; loop ;
DEUG MIAS 2e anne
0000
0001
0010
0011
0100
0101
0110
0111
0000
0001
0002
0003
0004
0005
0006
0007
1000
1001
1010
1011
1100
1101
1110
1111
0008
0009
0010
0011
0012
0013
0014
0015
criture gnrale : (avec
ai < b
n
(b) = an b + an
an an
1 :::a1 a0
an an
1 :::a1 a0 (b)
1b
+ ::: + a1 b1 + a0 b0
= (:::((an b + an 1 )b + an 2 )b + :::)b + a0
DEUG MIAS 2e anne
Puissances d'une base

Remarque sur la base usuelle
n+a
n
an b
avec
k i
+ ::: + a1 b + a0 b
ai < b
mettons bk en facteur :
la base 10 nous parat naturelle , il n'en est rien

autres bases usuelles :
20 chez les celtes quatre-vingt
n pk + :::)(bk )p + ::: +
= (::: + an b
(a(i+1)k 1 b
12 une douzaine d'ufs, 12 pence pour 1 shilling
(a2k 1 b
60 les heures, minutes, secondes
+ ::: + aik+1 b + aik b )(b ) + ::: +

1
posons
= bk
et
p+A
p
Ap c
DEUG MIAS 2e anne
+ ::: + ak+1 b + ak b )(b ) +

(ak 1 b
algorithmes de calcul? les mmes
DEUG MIAS 2e anne
1b
Ai
+ ::: + a1 b + a0 b )(b )
= (a(i+1)k 1 bk 1 + ::: + aik+1 b1 + aik b0 ),
1c
+ ::: + A1 c + A0 c
avec
Ai < c
Binaire, octal, hexadcimal

octal = base 8, chires 0 1 2 3 4 5 6 7
hexadcimal = base 16, chires 0 1 2 3 4 5 6 7 8 9 A B C D E F
Addition d'entiers (ici base 3)

table d'addition
0000
0001
0010
0011
0100
0101
0110
0111
00
01
02
03
04
05
06
07
1000
1001
1010
1011
1100
1101
1110
1111
10
10
11
12
13
14
15
16
17
10
11
exemple :
212(3) + 120(3) =?
compacit + conversion rapide avec le binaire

) hexadcimal souvent utilis pour reprsenter les nombres
DEUG MIAS 2e anne
DEUG MIAS 2e anne
10
Comment soustraire sans soustraction

exemple en base 10 :
Codage des entiers relatifs

ide initiale : ajouter 1 bit en tte du nombre pour indiquer le signe
problmes :
2 faons de coder
0:
0 = 10000000
ou
1452 = 3247 + (9999
complment 9 :
+0 = 00000000
9999
complment 10 :
test obligatoire du signe avant addition comme en algbre
additionner :
nombre de chires x
DEUG MIAS 2e anne
3247
1452 + 1)
1452 = 8547
8547 + 1 = 8548
10000
pas de retenue
ajout de 1
3247 + 8548 = 11795
soustraire 10000 : 11795 10000 = 1795

laisser tomber le 1 de poids fort
11
DEUG MIAS 2e anne
12
Multiplication en binaire
Complment 1, complment 2
algorithme usuel
application de la mme mthode en base 2
base sur les dcalages :
exemple :
101101001
1100010 =
101101001 + (111111111
001100010 + 1)
1000000000
101101
11001
101101
101101...
101101....
complment 1 : transforme les 1 en 0 et les 0 en 1

nombres ngatifs = complment 2 de la valeur absolue
10001100101
DEUG MIAS 2e anne
13
DEUG MIAS 2e anne
Nombres virgule
simple prcision
extension directe de l'criture des entiers :

=
an an
1 :::a1 a0 ; a
n+a
n
an b
1b
1 a 2 :::a
1
p (b)
+ a 2b
1 bit
8 bits
23 bits
signe
exposant
mantisse
double prcision
+ :::
+ a 1 b + a0 b + a 1 b
+ ::: + a p b
exemple en binaire :
1 bit
11 bits
signe
exposant
nombre
10; 11011(2) = 2 + 0 + 0; 5 + 0; 25 + 0 + 0; 0625 + 0; 03125

= 2; 84375
DEUG MIAS 2e anne
ANSI/IEEE Standard 754-1985
virgule xe = entiers

virgule ottante
14
15
= ( 1)signe
52 bits
1 mantisse 2
;
biais simple prcision =
127
biais double prcision =
1023
DEUG MIAS 2e anne
mantisse
(exposant
biais)
16
exposant
mantisse
0...0
0...0
0
0...0
...1...
nombre dnormalis
1...1
0...0
1
1...1
10...0
indtermin
1...1
NaN
Codage des caractres
Cas particuliers IEEE 754

signe
puissance lexicographique : nombre de caractres reprsentables

par un code
valeur
exemple : ASCII sur 7 bits

7
) puissance lexicographique de
2 = 128
types de caractres
caractres ditables : lettres (a, B, ...), chires (0, 1, ...),
symboles (, , ...), oprateurs mathmatiques (+, -, ...),
diacritiques (, , , ...), ...
caractres non ditables : espace arrire, retour chariot,
chappement, tabulation, sonnerie, ...
DEUG MIAS 2e anne
17
DEUG MIAS 2e anne
18
Dirents codages : codages modernes

Dirents codages : codages historiques
codages ISO (International Standard Organization)

ISO 8859-1 ou latin1 sur 8 bits, ASCII + caractres europens
(sauf ), utilis sur Windows 95, Unix, internet (HTML, courrier
lectronique et news)
ASCII (American Standard Code for Information Interchange)

sur 7 bits, l'un des plus utiliss, apparu en 1963
!"#$%&()*+,-./0123456789:;<=>?@
ABCDEFGHIJKLMNOPQRSTUVWXYZ[\]^_
abcdefghijklmnopqrstuvwxyz{|}
EBCDIC sur 8 bits,vient des cartes perfores, gros systmes IBM

TELETEL VIDEOTEX sur 7 bits, minitel, ASCII et caractres
graphiques
UNICODE :
ANSI (American National Standard Institute)

sur 8 bits, utilis par DOS et Windows 3, ASCII + page adapte au
pays (franais = page no 437)
DEUG MIAS 2e anne
19
sur 16 bits (puissance lexicographique = 65 536)

38 885 caractres cods pour 25 alphabets + nombres, symboles
mathmatiques, techniques, ches, ...
couvre la plupart des langues crites des 5 continents
DEUG MIAS 2e anne
20
Codage de Human
Autres codages
principe : on recode les motifs les plus frquents par des motifs plus
courts
correction d'erreur
exemple :
bit de parit
autres : code de Hamming, codes de bloc (VRC, LRC, code de
Gray), codes cycliques (CRC)
code de Human
code initial : ABBCDBDDBAEDDE (14*8=112 bits)

code nal : 0001010001111011111000001111101 (31 bits)
arbre de codage :
14
code de longueur variable
compression de donnes
0
0
2(A)
Introduction
21
1
1
uuencode / uudecode
DEUG MIAS 2e anne
2(E)
4(B)
9
1
5(D)
1(C)
DEUG MIAS 2e anne
22
Circuits logiques
Circuits logiques
Circuits logiques
Fonctions logiques
circuits combinatoires
Circuits combinatoires
les sorties ne dpendent que des entres
Circuits squentiels
modliss par l'algbre de Boole

circuits squentiels
Microcommandes
les sorties dpendent aussi du temps, il peut y avoir rtroaction
modliss par les automates d'tats nis
Assembleur
DEUG MIAS 2e anne
23
DEUG MIAS 2e anne
24
Circuits logiques
reprsentation
OUI
b
b
"
"
table de vrit
(S =
E)
b
bcS
"
"
E)
(S =
NON-ET
[NAND]
nom
Circuits logiques
reprsentation
OU [OR]
E1
E2
E1
(S =
E1
+ E2 )
NONOU
[NOR]
E1
E2
S
cS
:( 1 _
(S =
DEUG MIAS 2e anne
E2
E1
E2 )
+ E2 )
E1
E2
E1
E2
E1 :E2 )
E1
E2
cS
:( 1 ^
E2 )
E1 :E2 )
26
OU
exclusif
[XOR]
Circuits logiques
reprsentation
E1
NONOU
exclusif
[NXOR]
DEUG MIAS 2e anne
E2
S
(S
27
E2
DEUG MIAS 2e anne
nom
table de vrit
E2
reprsentation : symbole lectronique, quation logique, (algbre

de Boole)
E1
(S =
25
E1
DEUG MIAS 2e anne
E2
E2
table de vrit
E1
E1
(S =
ET
[AND]
reprsentation
NON
Circuits logiques
nom
Fonctions logiques
nom
:( 1 ,
= 1
E
E1
E2
S
(S =
E2 )
E2 )
cS
,
1
table de vrit
E1
E2
E1
E2
E1
E2
E2 )
28
Circuits logiques
Circuits combinatoires
1
2
dnition : circuits logiques dont les sorties ne dpendent que des

entres
additionneur
somme de 2 bits
A
rle du temps :
a
Circuits logiques
a
b
s
Somme
Retenue
A:B
DEUG MIAS 2e anne
29
Circuits logiques
DEUG MIAS 2e anne
30
Circuits logiques
Schma de l'additionneur
Additionneur complet
r
somme de 3 nombres de 1 bit

S
= (A + B ) + r
retenue : vient de l'une des 2 sommes
1
2
Additionneur Complet
but : 2 nombres + 1 retenue

somme :
S r
) OU entre les deux retenues
Add.
R2
A
B
1
2
Add.
R1
on peut ensuite composer des additionneurs complets 1 bit pour

raliser des additionneurs de nombres cods sur plusieurs bits
DEUG MIAS 2e anne
31
DEUG MIAS 2e anne
32
Circuits logiques
Slecteur et unit logique 1 bit
A
B
r
r
^
_
Dcodeur d'adresses
utilisation lors des accs

mmoire pour slectionner
la cellule correspondant
l'adresse donne
Unit logique
fonction logique :
convertisseur base 2 vers
base 1
Slecteur
C1 C2 C3
DEUG MIAS 2e anne
Circuits logiques
33
Circuits logiques
A1
b
bc r
"
"
S0
S1
r
A0
b
bc
"
"
S3
DEUG MIAS 2e anne
S2
34
Circuits logiques
Multiplexeur, dmultiplexeur
Unit arithmtique et logique
but : faire transiter sur un mme l des informations provenant de

plusieurs sources
A
DM
M
(C)
B
EU
U
(C)
C
X
X
D
6
6
@ (3)
@ (3)
unit 1 bit : composition lments dtaills prcdemment

dcodeur de commandes
unit logique
unit arithmtique
multiplexeur : aiguillage de plusieurs entres sur un mme l de

sortie
unit 4 ou 8 bits : composition d'units 1 bit
dmultiplexeur : aiguillage d'une entre sur plusieurs ls de sortie
DEUG MIAS 2e anne
35
DEUG MIAS 2e anne
36
Circuits logiques
Circuits logiques
Bistable RS
principe : circuit deux tats stables
opposition
Circuits squentiels
les sorties dpendent des entres
1 c
dpendance des sorties par rapport aux entres prcdentes

utilisation : lments de mmorisation, horloges
37
Circuits logiques
A
A

AA
lment de base des cellules de mmorisation

base sur le bistable RS
utilise le signal d'horloge
entres :
0
Preset initialisation a
J passage
K passage
1
0
Horloge signal rgulier
DEUG MIAS 2e anne
attention : impulsion
simultanne sur R et
) Q indtermin
DEUG MIAS 2e anne
38
Circuits logiques
Table de transition de la bascule JK
Bascule JK
Clear initialisation
T c
T TT
TT
T
1
0
bistable RS : impulsion sur R ) Q = 0; Q = 1

et impulsion sur S ) Q = 1; Q = 0
DEUG MIAS 2e anne
0 c
T c
T TT
TT
T
0
1
et du temps
deux inverseurs en
39
Q(t
+ 1)
Q(t
+ 1)
Q(t)
Q(t)
"
"
"
"
Q(t)
Q(t)
Q(t)
Q(t)
DEUG MIAS 2e anne
40
Circuits logiques
Botier mmoire
Compteur binaire
A5
6
r
Q0
Q1
J Q r
H
K
r
horloge
J
H
K
D3
A4
Q2
D2
A3
1 c
r
Circuits logiques
J
H
K
A2
D1
A1
D0
A0
: broches d'adresse
Di : broches de donnes
CS : Chip Select
R/W : lecture/criture
+ broches d'alimentation lectrique
Ai
mmoire de
64 (26 )
mots de
bits
R/W CS
DEUG MIAS 2e anne
41
Circuits logiques
DEUG MIAS 2e anne
42
Circuits logiques
Bus - dnition
Bus d'extension
moyen de communication
lignes de donnes
rle : faire le lien entre le processeur et le reste de l'ordinateur
lignes d'adresses
mmoire, priphriques d'entre-sortie
lignes de contrle
doit disposer de connecteurs d'extension
caractristiques
prsence d'un contrleur
nombre de lignes
frquence
DEUG MIAS 2e anne
43
DEUG MIAS 2e anne
44
Circuits logiques
Circuits logiques
Bus MCA Micro Channel Architecture
Bus ISA Industry Standard Architecture
caractristiques :
caractristiques :
largeur : 32 bits
largeur : 8 ou 16 bits
frquence : 10 MHz
frquence : 8 12 MHz
dbit : 32 Mo/s
dbit : 5 Mo/s
cr en 1987 par IBM
standard des PC ds 1984, dvelopp par Intel
capable d'viter les conits mmoire de 2 composants
inconvnients :
inconvnients :
faible dbit
frquence infrieure celle des proc. modernes
largeur de 16 bits
incompatible ISA
IBM demande une redevance
DEUG MIAS 2e anne
45
Bus EISA
Circuits logiques
46
Bus local VESA
Extended Industry Standard Architecture
Circuits logiques
Video Electronics Standard Association
bus local : uniquement entre processeur, mmoire et vido
caractristiques :
caractristiques :
largeur : 32 bits
largeur : 32 ou 64 bits
frquence : 20 MHz
frquence : 33 MHz
dbit : 32 Mo/s
dbit : 132 Mo/s
cr en 1988, compatible ISA
cr en 1992 pour acclrer transfert vido
inconvnients :
inconvnients :
relativement coteux
3 connecteurs maxi
frquence limite
DEUG MIAS 2e anne
DEUG MIAS 2e anne
frquence limite et dpendant du processeur
47
DEUG MIAS 2e anne
48
Circuits logiques
Bus PCI Peripheral Components Interconnect
Bus PCMCIA
caractristiques :
Personnal Computer Memory Card Industry Association
largeur : 16 bits
frquence : 66 MHz
frquence : 33 MHz
dbit : 132 Mo/s
pour les portables
cr en 1992
seulement 26 lignes d'adresse
compatible ISA et EISA
) 64 Mo
connecteurs de petite taille
Plug and Play
connexion et dconnexion sans couper l'alimentation
5 connecteurs mais possibilit de plusieurs contrleurs
DEUG MIAS 2e anne
49
Circuits logiques
Bus AGP Advanced Graphic Port
DEUG MIAS 2e anne
50
Circuits logiques
Bus SCSI (Small Computer System Interface)
bus local : uniquement entre processeur, mmoire et vido
bus d'entres/sorties parallles
caractristiques :
jusqu' 8 priphriques (dont contrleur)
largeur : 32 bits
dbit : de 5 Mo/s pour le SCSI-1 40 Mo/s pour l'Ultra Wide

SCSI
frquence : 66 MHz
dbit : 528 Mo/s
Plug and Play
cr en 1997 par Intel

accs direct la mmoire pour stocker textures (DIrect Memory
Execute)
pas encore de support logiciel pour DIME
DEUG MIAS 2e anne
Circuits logiques
caractristiques :
largeur : 64 bits (32 possible)
51
coprocesseur qui soulage le processeur de la gestion des

transferts
limite des bus parallles
DEUG MIAS 2e anne
) bus srie (SCSI-3)
52
Bus srie
USB Universal Serial Bus
dbit : 1,5 Mo/s
jusque 127 priphriques
Hot Plug and Play
CRA : Chargement Registre Accumulateur
utilisation pour les priphriques courants

IEEE 1394 - Fire Wire
CRI : Chargement Registre Instruction

CAD : Chargement ADresse
dbit :12,5 Mo/s, 25 Mo/s ou 50 Mo/s

jusque 63 priphriques
Hot Plug and Play
utilisation pour le multimdia
LCO : Lecture du Compteur Ordinal
CCO : Chargement du Compteur Ordinal

PSR : Pointage Sur Registre
Circuits logiques
53
55
DEUG MIAS 2e anne
DEUG MIAS 2e anne
Microcommandes
LEC : LECture
ECR : ECRiture
LMM : Lecture Mot Mmoire
EMM : Ecriture Mot Mmoire
CEA : Chargement Entre A
CEB : Chargement Entre B
EDA : Envoi de Donnes Accumulateur
ICO : Incrmentation du Compteur Ordinal
NOP : No OPration
CEA
Compteur
Ordinal
R. Instruction
CCO
CAD
Horloge
CRI
R. Adresse
Mmoire Ordinale (MO)
Dcodeur
Squenceur
Unit de
Commande
Bus de Commandes
Bus dAdresses
LCO
ICO
CEB
U. A. L.
Accumulateur
Autres Registres
CRA
EDA
DEUG MIAS 2e anne
DEUG MIAS 2e anne
Registre
dEtat
PSR
Bus de Donnes
Registre
dAdresse
Mmoire
LEC
LMM
ECR
Circuits logiques
Case Mmoire
Mmoire
Centrale
Registre
Mot
EMM
54
Circuits logiques
56
Circuits logiques
Fonctionnement du microprocesseur
plusieurs couches d'interprtation
portes logiques
micro-instructions
Introduction
Circuits logiques
langage machine
assembleur
Assembleur
langage de haut niveau (scheme, ada, ...)
DEUG MIAS 2e anne
57
DEUG MIAS 2e anne
58
80286 (1982)
utilis dans le PC AT (Advance Technology)

vrai microprocesseur 16 bits
8088 (1979)
capable de travailler avec de la
utilis dans le premier IBM PC
mmoire virtuelle
introduit le concept de mode protg (multitche)
architecture interne 16 bits
adressage de 16 Mo de mmoire physique et de 1 Go de mmoire

virtuelle par tche
bus 8 bits
adressage de 1 Mo maximum
frquences d'horloge : 6/10/12 MHz
frquences d'horloge : 5/8 MHz
0,134 millions de transistors
DEUG MIAS 2e anne
Circuits logiques
59
DEUG MIAS 2e anne
60
i386 (1988)
i486 (1991)
microprocesseur 32 bits
adressage de 4 Go de mmoire physique et 64 To de mmoire
virtuelle
coprocesseur arithmtique
cache
i386 + coprocesseur arithmtique interne

optimisations
80387 externe
plusieurs versions :
de 16 octets
nom
faible voltage et gestion d'conomies d'nergie

frquences d'horloge : 16/20/25/33 MHz
i386SX
version rduite du i386
frquence (MHz)
M trans.
cache
copro.
i486SX
16/20/25/33
0,9
8 Ko
non
i486DX
25/33/50
1,2
8 Ko
interne
i486DX2
50/66
1,2
8 Ko
interne
i486DX4
75/100
1,6
16 Ko
interne
bus externe 16 bits
DEUG MIAS 2e anne
61
DEUG MIAS 2e anne
62
Pentium Pro (1995)

microprocesseur RISC qui interprte les instructions i386
(dcoupage plus n, rordonnancement, registres banaliss)
Pentium (1993)
bus interne de 64 bits et externe de 32 bits
un i486DX et un i486SX : technologie
instructions par cycle d'horloge)
units de calcul
superscalaire
cache niveau 2 interne ( la mme vitesse que le processeur),

taille 256 ou 512 Ko
(2
frquences : 150/200 MHz
pipelines
prdiction de branchements
Pentium MMX (1996)
cache : 8 Ko pour instructions et 8 Ko pour donnes
ajout du jeu d'instructions multimdia MMX

(57 instructions SIMD et registres 64 bits)
frquences : 75/90/100/120/133/150/166/200 MHz, rapports

vitesse externe / vitesse interne fractionnaire (1,5/2/2,5/3)
doublement de la taille des caches, diverses optimisations
frquences : 133/166/200/233/266 MHz

DEUG MIAS 2e anne
63
DEUG MIAS 2e anne
64
pentium II (1997)
Pentium Pro + MMX +
512 Ko cache N.2
( 21
pentium III (1999)
excution spculative
vitesse du processeur) dans le mme botier
pentium II + 70 instructions SIMD
frquences : 233/266/300/333/350/400/450 MHz
frquences : 450/500 MHZ (bus : 100 MHz)
numro de srie intgr
variantes
Autres architectures
Celeron (1998)
( vitesse cache = vitesse proc.)
266/300 MHz | pas de cache N.2 | 7,5M transistors

300/333/366/400 MHz | 128Ko cache N.2 | 19M transistors
Xeon (1998)
( vitesse cache =
1
2
vitesse proc.)
400/450 MHz | 512Ko/1Mo/2Mo cache N.2

jusqu' 8 proc. sur la mme carte mre (4 pour le pentium
pro et 2 pour le pentium II)
DEUG MIAS 2e anne
65
AMD, Cyrix, IBM, ... :

clnes d'Intel
Motorola : 680x0
Motorola, Apple, IBM, ... :
PowerPC
IBM : RS6000, RS10000
DEC (Compaq) : Alpha

Sun, ... : Sparc
Hewlett-Packard : PA-RISC
ARM : StrongArm
DEUG MIAS 2e anne
66
Introduction
Circuits logiques
simplicit
Assembleur
universalit
Silicon Graphics : MIPS
Assembleur
Assembleur
jeu d'instruction de base = compormis entre
Gnralits
ecacit
Z80 :architecture
confort du programmeur
nombre d'instructions typiquement compris entre 50 et 250
Transferts de donnes
RISC : petit nombre d'instructions lmentaires d'excution

rapide (ncessit d'un excellent compilateur)
Oprations arithmtiques et logiques

Contrle de squence
CISC : riche jeu d'instructions de tailles variables
DEUG MIAS 2e anne
67
DEUG MIAS 2e anne
68
Assembleur
Assembleur
Z80 : architecture
Gnralits
classement des instructions :
transfert de donnes
oprations arithmtiques et logiques
contrle de squence
entres/sorties
manipulations diverses
amlioration du 8080 d'Intel
largeur du bus interne : 8 bits
DEUG MIAS 2e anne
69
Assembleur
DEUG MIAS 2e anne
Registres
Assembleur
Transferts de donnes
accumulateur 8 bits : A
transferts entre registres et mmoire : instruction

LD destination, source
registres gnraux 8 bits : B, C, D, E, H et L

utilisables par paires (16 bits) BC, DE et HL (Hi Low)
la richesse du jeu d'instruction vient des nombreux modes

d'adressage :
registre indicateur 8 bits : F (ags)

compteur ordinal 16 bits : PC
pointeur de pile 16 bits : SP
registres d'index 16 bits : IX et IY
une copie des registres A, B, C, D, E, F, H et L : A', B', C', D', E',
F', H' et L' qu'on peut changer rapidement
DEUG MIAS 2e anne
70
71
par registre
indirect par registre
implicite
index
immdiat
relatif
immdiat tendu
(page zro)
tendu
(par bit)
DEUG MIAS 2e anne
72
Assembleur
Assembleur
Adressage immdiat
Adressage par registre
la donne est contenue dans l'instruction

exemples :
la donne est spcie par le nom du registre qui la contient
LD A, 32
exemple : LD A, B
LD B, 20H
Adressage immdiat tendu
Adressage implicite
concerne les instructions travaillant sur l'accumulateur
la donne (sur 16 bits) est contenue dans l'instruction
exemple : SUB B
exemples :
LD BC, 2815
LD HL, 0AFFH
DEUG MIAS 2e anne
73
Assembleur
DEUG MIAS 2e anne
Assembleur
Adressage index
Adressage tendu
2 registres 16 bits d'usage spcial : IX et IY
la donne est spcie par son emplacement mmoire donn dans

l'instruction
adressage indirect par registre + dplacement sur 8 bits en

complment 2
exemple :
exemples :
LD (1203H), A
LD A, (IX + 02H)
LD BC, (1203H)
LD (IY + FFH), A
Adressage indirect par registre
Adressage relatif
la donne est spcie par son emplacement mmoire lu dans l'une

des paires de registres HL ou SP
exemple : LD (HL), A
DEUG MIAS 2e anne
74
spcialis pour les branchements, spcie un dplacement (cod en

complment 2) par rapport l'adresse courante
exemple : JR 09H
75
DEUG MIAS 2e anne
76
Assembleur
Assembleur
Oprations arithmtiques et logiques
change entre registres
en gnral, pour les oprations 8 bits :

le premier oprande est le contenu de l'accumulateur
instruction EX :
le rsultat est stock dans l'accumulateur
EX AF, AF'
le registre F est modi selon le rsultat
EX DE, HL
contenu du registre indicateur F (SZHPNC) :
EX (SP), HL
S : bit de signe du rsultat
EX (SP), IX
Z : 1 si rsultat nul
EX (SP), IY
H : demi-retenue
instruction EXX
P : parit/dpassement de capacit en complment 2
permutte les registres BC,DE et HL avec BC', DE' et HL'
N : 1 si soustraction, 0 si addition
C : retenue
DEUG MIAS 2e anne
77
Assembleur
DEUG MIAS 2e anne
78
Assembleur
Oprations arithmtiques 8 bits

ADD A, source : addition
Incrmentation / dcrmentation
ADC A, source : addition avec retenue entrante

SUB source : soustraction
INC source : ajoute 1 la source
SBC A, source : soustraction avec retenue entrante
DEC source : retranche 1 la source
modes d'adressage possibles pour la source :
modes d'adressage possibles pour la source :

par registre (8 ou 16 bits)
par registre
index
immdiat
index
oprations en adressage implicite :

CPL : complment 1
NEG : complment 2
DEUG MIAS 2e anne
79
DEUG MIAS 2e anne
80
Assembleur
Assembleur
Oprations arithmtiques 16 bits

Oprations logiques
ADD dest, src
AND source, XOR source, OR source

modes d'adressage comme pour les oprations arithmtiques
CP source : comparaison avec l'accumulateur
ne modie ni l'accumulateur, ni la source
place les indicateurs (registre F)
dest
sources possibles
HL
BC, DE, HL, SP
IX
BC, DE, SP, IX
IY
BC, DE, SP, IY
ADC HL, src et SBC HL, src

src : BC, DE, HL, ou SP
DEUG MIAS 2e anne
81
Assembleur
DEUG MIAS 2e anne
82
Assembleur
Contrle de squence
Branchements inconditionnels
excution d'un programme :

1. lire et charger (PC) dans un registre interne ; incrmenter PC
2. dcoder le premier octet de l'instruction, en dduire si d'autres
octets doivent tre lus, sinon, aller l'tape 4
3. continuer lire (PC) et incrmenter PC jusqu' lecture
complte de l'instruction
JP nn, JP (HL), JP (IX) et JP (IY)

branchement une adresse immdiate ou indirecte par registre
JR e
branchement relatif
4. excuter l'instruction et retour l'tape 1
transfrer le contrle de squence = modier PC
DEUG MIAS 2e anne
83
DEUG MIAS 2e anne
84
Assembleur
Assembleur
Branchements conditionnels
JP cond, nn : conditions testes sur le registre F
Branchements conditionnels (suite)
NZ
Z=0
rsultat non nul
Z=1
rsulat nul
NC
C=0
pas de retenue
C=1
retenue
PO
P=0
parit impaire ou pas de dpassement de capacit
dcrmente B
PE
P=1
parit paire ou dpassement de capacit
si B est non nul, fait le branchement relatif
S=0
rsultat positif
S=1
rsultat ngatif
JR cond, e :
conditions possibles : NZ, Z, NC ou C
DJNZ e :
DEUG MIAS 2e anne
85
Assembleur
DEUG MIAS 2e anne
86
Assembleur
Appel de sous-programmes
Mcanisme de pile
CALL nn : appel du sous-programme l'adresse ; quivaut nn

analogie avec une liste de scheme
PUSH PC
deux fonctions de manipulation :
LD PC, nn
PUSH rr : ajoute le contenu du registre rr (AF, BC, DE, HL, IX

ou IY) au sommet de la pile et enlve 2 SP
RET : retour l'appelant ; quivaut
POP rr : charge dans rr la valeur (SP) et ajoute 2 SP
il existe les variantes conditionnelles :
utilit : appel de sous-programmes
POP PC
CALL cond, nn
RET cond
DEUG MIAS 2e anne
87
DEUG MIAS 2e anne
88
Assembleur
Autres instructions
oprations sur les bits, dcalages
calcul en binaire cod dcimal
Introduction
Circuits logiques
Assembleur
oprations de transfert de blocs
Assembleur
Historique
oprations de recherche par blocs

oprations d'entre/sortie
Virtualisation de la machine
gestion des interruptions
Processus
Gestion de la mmoire
Systmes de chiers
Entres/Sorties
DEUG MIAS 2e anne
89
DEUG MIAS 2e anne
90
Historique
prhistoire
un ordinateur sans logiciel ne sert rien

types de logiciels :
au dbut, pas de logiciel, programmation en binaire
logiciels d'application
arrive de l'assembleur, utilisation self service
logiciels utilitaires (aident dvelopper les applications)
oprateur
systme d'exploitation
moniteur
qui supprime les manipulations manuelles
systmes par lots
rles du systme d'exploitation :

interface entre le matriel et l'utilisateur
n des annes 50
gestion des tches de bas niveau
machines transistors et bandes magntiques
gestion des ressources
gestion des entres/sorties par un ordinateur auxiliaire
DEUG MIAS 2e anne
91
DEUG MIAS 2e anne
92
Multi-programmation
Spooling
aggrandissement de la dirence de vitesse entre processeur et

priphriques d'entre/sortie
milieu des annes 60
temps morts de plus en plus gnants
amlioration techniques : disques magntiques, interruptions
plusieurs programmes chargs en mmoire simultannment
indpendance des entres/sorties
allocateur : gestion instantanne du CPU en tenant compte de

la plannication et des priorits donnes par l'ordonnanceur
Simultaneous Peripheral Operation On-Line
ordre d'excution choisi par le moniteur
multi-tches
ordonnanceur
coopratif
ou
premptif
possibilit de systmes multi-utilisateurs
DEUG MIAS 2e anne
93
DEUG MIAS 2e anne
Problmes
Virtualisation de la machine
comment partager le CPU entre plusieurs programmes et

sauvegarder le contexte d'excution de chacun?
buts
indpendance par rapport au matriel
gestion de la mmoire?
simplicit de programmation
partage
moyens
taille limite
machine deux tats
gestion des entres/sorties?
superviseur ou noyau
utilisateur ou protg
ne pas mlanger les donnes

protection des programmes et des donnes d'ventuelles erreurs?
DEUG MIAS 2e anne
94
notion de
95
processus
DEUG MIAS 2e anne
= programme en excution
96
Structure d'un systme - bis
Structure d'un systme
micronoyau : seul le minimum tourne en mode superviseur, un

serveur en mode utilisateur fait le reste
monolitiques : un gros bloc en mode superviseur
excellente portabilit, sret, baisse de performances
performances maximales mais ferm, peu protable, dicile

maintenir, peu sr
Digital Unix, Mk-Linux, BSD, Rhapsody
MS-DOS, Windows 9x, vieux UNIX, Linux 1.x, MacOS
multiserveurs : un micronoyau + plusieurs petits serveurs
modulaires : on peut ajouter ou enlever des composants tout

moment
sret de fonctionnement maximale, portabilit, dgradation des

performances, problmes de scurit
trs performant, plus ouvert et exible, peu sr
Windows NT
Linux 2.x, FreeBSD, HP-UX, Solaris, RiscOS
BeOS, mais avec des serveurs en mode superviseur pour des

raisons de performance
DEUG MIAS 2e anne
97
DEUG MIAS 2e anne
98
Ordonnancement
chaque processus a un descripteur
tats possibles d'un processus :
Processus
en excution
bloqu (en attente d'un vnement)
permettent de grer le multitche

pas de zone mmoire rserve
prt (en attente du processeur)
) programmes relogeables
suspendu
gestion du temps : ordonnancement
ordonnancement coopratif ou premptif
gestion des ressources : problme de l'interblocage
quantum de temps de l'ordre de la milliseconde pour les systmes

temps rel la dizaine de millisecondes pour les systmes grand
public
listes de priorits et/ou tourniquet
DEUG MIAS 2e anne
99
DEUG MIAS 2e anne
100
Interblocage
Gestion de la mmoire
accs concurrent des ressources partages, problme gnral de la

concurrence ou du paralllisme
structures de donnes adaptes : smaphores, moniteurs
partage et protection entre les processus

segmentation
mmoire virtuelle
algorithmes de dtection, reprise ou vitement
pagination
voir cours de licence et matrise
DEUG MIAS 2e anne
101
Partage de la mmoire
DEUG MIAS 2e anne
102
Segmentation : calcul d'adresse
partitions de la mmoire en morceaux de tailles xes
Adresse virtuelle
No Seg. Dplacement
gaspillage de place en raison de la dirence de taille entre

morceaux de mmoire et programmes
partitions de tailles variables (au cours du temps)
apparition de trous lors du fonctionnement
) retassement par
Table des segments
translation dynamique
protection entre processus

Adresse
registres bornes + dplacement
segmentation : division des programmes en segments

meilleure utilisation d'une mmoire fragmente
une table de segments par processus
adresse = no de segment + dcalage
DEUG MIAS 2e anne
Adresse linaire
103
DEUG MIAS 2e anne
104
Pagination
dcoupage des 2 espaces d'adressage en morceaux de la mme taille
(entre 512 et 4096 mots) : les pages
table des pages pour faire la correspondance adresse virtuelle /
adresse physique
Mmoire virtuelle
tratement spar de 2 types d'adresses
virtuelles : rfrences dans un programme
relles : mmoire physique
le programme voit une mmoire de 2n mots (4 Go sur Pentium)
indpendante de la localisation du programme en mmoire physique
utilisation de la mmoire de masse comme extension de la mmoire
centrale
DEUG MIAS 2e anne
105
bit de prsence ou absence de la page en mmoire physique

emplacement sur le disque
emplacement ventuel en mmoire physique
bit de modication
quelle page remplacer quand on a besoin de place?

algorithme LRU
pages rsidentes pour des processus privilgis
pages partages par plusieurs processus
DEUG MIAS 2e anne
106
Pagination : calcul d'adresse
Hirarchie mmoire
Adresse virtuelle
No page virt. Dplacement
mmoire centrale
faible capacit (quelques dizaines de Mo)
rapide : temps d'accs 50 ns, taux de transfert 500 Mo/s
Table des pages
volatile
diverses technologies : DRAM, SRAM, VRAM
stockage de masse
No page relle
grande capacit (quelques Go)
Adresse relle
lente : temps d'accs 10ms, taux de transfert 10 Mo/s

disques durs
supports amovibles (disquettes, CD-ROMs, bandes, ...)
DEUG MIAS 2e anne
107
DEUG MIAS 2e anne
108
Types de mmoire centrale - bis

DRAM (Dynamic RAM) : condensateurs, rafrachissement
Types de mmoire centrale
bon march, plus lente que la SRAM (50ns)

organisation matricielle avec accs par lignes
ROM (Read Only Memory) : mmoire non volatile

PROM : Programable ROM
Type
EPROM : Erasable PROM (pour le BIOS)

SRAM (Static Random Acces Memory) : bascules
mmoire cache, rapide (10 ns) et chre
taille typique = 256 ou 512 Ko
accs
dbit
Fast Page Mode (FPM)
5-3-3-3
176 Mo/s
Extended Data Output RAM (EDO RAM)
5-2-2-2
264 Mo/s
Synchronous Dynamic RAM (SDRam)
5-1-1-1
528 Mo/s
SIMM (Single Inline Memory Module) de 32 bits (36 avec parit)

ou DIMM (Dual IMM) de 64 bits (72 avec parit)
VRAM (Vido RAM) : accs simultann en lecture et en criture
DEUG MIAS 2e anne
109
DEUG MIAS 2e anne
110
Fonctionnement du cache
Mmoire cache
mme principe de fonctionnement que la pagination

opration de base :
localit des rfrences
examiner le cache
boucles, procdures
si donne prsente, y accder depuis la mmoire rapide
structure de tableau
sinon, lire la donne depuis la mmoire lente et copier un bloc de

mots contenant la donne considre dans la mmoire cache
ide de base :
paramtres :
une petite mmoire rapide
taille du bloc
y garder les donnes accdes frquemment
stratgie de recherche dans le cache

stratgie de remplacement des blocs
DEUG MIAS 2e anne
111
DEUG MIAS 2e anne
112
Mmoire associative
Stratgie de recherche dans le cache

fonctionnement :
il faut un accs rapide aux donnes
stockage de couples (adresse, donne)
deux stratgies principales
lors d'un accs, chaque cellule compare son adresse avec celle
demande et retourne la donne associe s'il y a correspondance
accs associatif
accs direct
avantages :
autres : combinaisons de ces deux stratgies
souplesse, rapidit
exemple :
inconvnients :
mmoire principale : 32K mots de 12 bits
cot (logique donc surface)
mmoire cache : 512 mots
DEUG MIAS 2e anne
113
DEUG MIAS 2e anne
114
Accs direct
principe :
dcoupage de l'adresse en 2 parties : l'index (9 bits) et l'tiquette
(6 bits)
cache = RAM adresse par l'index, stockage de couples
(tiquette, donne)
lors d'un accs, comparaison des tiquettes de l'adresse
demande et de la cellule stocke l'index demand
inconvnient :
Stratgies de remplacement
que faire quand le cache est plein?
remplacer un bloc dj prsent par le nouveau
stratgies :
alatoire
FIFO : First In First Out (le d'attente)
cas de deux mots accds frquemment et de mme index
LRU : Least Recent Used
extension : remplacer par blocs

dcoupage de l'index en deux parties : numro du bloc (6 bits) et
rang au sein du bloc (3 bits) avec tiquette commune toutes
les cellules d'un bloc
DEUG MIAS 2e anne
115
DEUG MIAS 2e anne
116
criture dans le cache
criture dans le cache - bis
que se passe-t-il quand on veut crire une donne une adresse

prsente dans le cache?
criture retarde
mise jour du cache et marquage de la cellule modie
criture travers le cache

mise jour de la mmoire principale en mme temps que le cache
simple
DEUG MIAS 2e anne
criture dans la mmoire principale lors du remplacement du bloc

dans lequel se trouve la cellule modie
ecace, on peut crire plusieurs fois au mme endroit sans
passer par la mmoire principale
assure la cohrence de la mmoire (important pour les accs

DMA, Direct Memory Access, qui court-circuitent le
microprocesseur)
entre 10 et 30% des accs mmoire sont des critures
117
DEUG MIAS 2e anne
118
Les disques magntiques

structure
plusieurs plateaux tournant haute vitesse (3600 tr/min)
Systmes de chiers
diviss en pistes concentriques (cylindres)
gestion ecace de l'espace disque
divises en secteurs
choix et implantation d'un systme de catalogue
bloc (unit d'allocation) = un ensemble de secteurs contigus

exemples :
indpendance par rapport au matriel

rapidit
taille (Mo)
cylindres
ttes
secteurs
protection contre les erreurs et les accs non autoriss
4 335
8960
15
63
527
255
63
899
15
62
408
DEUG MIAS 2e anne
119
DEUG MIAS 2e anne
120
Formatage et fragmentation
Organisation des chiers

chaque chier a un descripteur
formatage
table des descripteurs
dtermination de la taille des blocs
prsentation sous forme d'une arborescence
table d'allocation des chiers
un rpertoire est un chier

un lien est un chier
MS-DOS : chanage des blocs d'un chier

UNIX : une table de blocs par chier
informations contenues dans le descripteur
fragmentation : quand les blocs ne sont pas contigus

dirences suivant les systmes
MS-DOS : allocation des blocs aux chiers dans l'ordre de
disponibilit ) fragmentation
UNIX : allocation d'ensembles contigus de blocs en fonction de

la taille du chier ) peu de fragmentation
DEUG MIAS 2e anne
121
nom symbolique
taille du chier
ventuellement table des blocs
informations de protection (droits de lecture, criture ou
excution pour les dirents utilisateurs)
dates de cration, dernire modication ou dernier accs
DEUG MIAS 2e anne
122
Entres/Sorties
Gestion avance
(on note aussi E/S ou In/Out ou I/O)
performances
) cache disque
but
masquage de la structure des disques
) une arborescence unie (montage la UNIX)
moyen
partage de chiers en rseau
priphriques standards
scurit des donnes
sorties parallles et sries
) serveurs de chiers et systmes de chiers rpartis
cartes lles - cartes propritaires
) sauvegardes, redondance des informations
DEUG MIAS 2e anne
IRQ et DMA
connecteur SCSI et USB
123
DEUG MIAS 2e anne
124
Priphriques standard
But
entres :
dispositif de communication avec l'extrieur (de l'ordinateur)

l'humain
clavier
scanner
souris
micro
manette de jeu
sorties :
des capteurs et des machines

d'autres ordinateurs
camra vido
cran
imprimante
c'est dire, d'une faon gnrale
enceinte acoustique
recevoir des donnes (numriques)
entres + sorties :
fournir des rsultats (numriques)
disques (internes ou externes)

modem/carte rseau
DEUG MIAS 2e anne
125
DEUG MIAS 2e anne
126
Controleur de priphriques
liaison bus/priphrique
situ sur :
la carte mre
une carte (lle) insre dans un slot d'extension
elles possdent de plus en plus leur processeur spcialis
communique avec le processeur par :
interruptions (IRQ)
accs direct la mmoire (DMA)
canal d'entre/sortie
problme de conit matriel
solution Plug & Play
DEUG MIAS 2e anne
127
DEUG MIAS 2e anne
128
Srie et parallle
parallle (actuellement bi-directionnel)
Controleur de priphriques - bis
connecteur DB25 femelle

8 broches pour les donnes aller
8 broches pour les donnes retour
broches de contrle et d'alimentation
connecteur interne
connecteur externe
srie
moyen :
spcique
srie et parallle
SCSI ou USB
connecteur DB25 ou DB9 male

1 broche pour les donnes aller
1 broche pour les donnes retour
broches de contrle et d'alimentation
transmission synchrone
transmission asynchrone
DEUG MIAS 2e anne
129
DEUG MIAS 2e anne
130
SCSI ou USB
SCSI
plutt rserv aux professionnels (cot)
jusqu' 16 phriphriques chans
USB
sur tout les ordinateurs actuels
des priphriques de plus en plus nombreux
jusqu'a 127 (avec un concentrateur)
les priphriques peuvent tre aliments par le connecteur
les priphriques peuvent tre (d)connects aliments
Plug & play
DEUG MIAS 2e anne
131
DEUG MIAS 2e anne
132
Carte vido et cran

dnition :
1.5 (surcharge de travail)

vitesse d'un pixel = nombre de pixels horizontaux nombre de
pixels verticaux taux de rafrachissement
bande passante = vitesse d'un pixel
exemple :
768 (V) 72 = 56,623,104 Hz

bande passante = 56,623,104 1.5 = 84,934,656 Hz
vitesse d'un pixel = 1024 (H)
processeur d'acceleration 2D / 3D
DEUG MIAS 2e anne
133
DEUG MIAS 2e anne
Multimdia
Imprimantes
carte son
NB ou couleur
digitalisation
direntes technologies :
synthse
aiguilles
processeur son 3D
marguerite
appareil photo numrique
laser
les rsolutions atteignent 12801024 pixels
jet d'encre
camra
thermique
pour visio-confrence
processeur interne
webcam
langages Postscript, ESC/P2, PCL5, ...
prix abordable
DEUG MIAS 2e anne
134
135
DEUG MIAS 2e anne
136

RTTR

Uploaded by

Document Information

Original Title

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

RTTR

Uploaded by

Copyright:

Available Formats

Architecture et systme.

Cours d'architecture et systme

DEUG MIAS 2e anne

composants quasi indispensables?

DEUG MIAS 2e anne

DEUG MIAS 2e anne

Codage des entiers naturels

Codage des entiers relatifs

exemple : transmission d'un message

Codage des caractres

amplication directe (porte-voix)

codage (courrier, signaux de fume, signal lectrique, ...)

volution des microprocesseurs

DEUG MIAS 2e anne

DEUG MIAS 2e anne

Codage des entiers naturels

excution de l'algorithme prcdent avec

) manipulation de droite gauche

DEUG MIAS 2e anne

criture gnrale : (avec

DEUG MIAS 2e anne

Puissances d'une base

la base 10 nous parat  naturelle , il n'en est rien

20 chez les celtes quatre-vingt

12 une douzaine d'ufs, 12 pence pour 1 shilling

60 les heures, minutes, secondes

+ ::: + aik+1 b + aik b )(b ) + ::: +

DEUG MIAS 2e anne

+ ::: + ak+1 b + ak b )(b ) +

algorithmes de calcul? les mmes

DEUG MIAS 2e anne

= (a(i+1)k 1 bk 1 + ::: + aik+1 b1 + aik b0 ),

Binaire, octal, hexadcimal

Addition d'entiers (ici base 3)

compacit + conversion rapide avec le binaire

DEUG MIAS 2e anne

Comment soustraire sans soustraction

Codage des entiers relatifs

1452 = 3247 + (9999

test obligatoire du signe avant addition comme en algbre

DEUG MIAS 2e anne

3247 + 8548 = 11795

soustraire 10000 : 11795 10000 = 1795

DEUG MIAS 2e anne

application de la mme mthode en base 2

base sur les dcalages :

complment 1 : transforme les 1 en 0 et les 0 en 1

DEUG MIAS 2e anne

DEUG MIAS 2e anne

extension directe de l'criture des entiers :

10; 11011(2) = 2 + 0 + 0; 5 + 0; 25 + 0 + 0; 0625 + 0; 03125

DEUG MIAS 2e anne

ANSI/IEEE Standard 754-1985

virgule xe = entiers

biais simple prcision =

biais double prcision =

DEUG MIAS 2e anne

Codage des caractres

Cas particuliers IEEE 754

puissance lexicographique : nombre de caractres reprsentables

exemple : ASCII sur 7 bits

DEUG MIAS 2e anne

DEUG MIAS 2e anne

amplication directe (porte-voix)

la base 10 nous parat naturelle , il n'en est rien

virgule xe = entiers

Dirents codages : codages modernes

modliss par les automates d'tats nis

dnition : circuits logiques dont les sorties ne dpendent que des

but : faire transiter sur un mme l des informations provenant de

multiplexeur : aiguillage de plusieurs entres sur un mme l de

dmultiplexeur : aiguillage d'une entre sur plusieurs ls de sortie

Bus MCA Micro Channel Architecture

Bus ISA Industry Standard Architecture

capable d'viter les conits mmoire de 2 composants

Bus local VESA