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", y en las
tarjetas de memoria usadas en las agendas electrnicas (las denominadas PDA's), como las
"SD-Memory cards". stas son tarjetas que contienen uno o ms chips de memoria Flash.
Son en la actualidad el tipo de memoria no voltil ms vendido a nivel mundial.
Hay varios tipos de memorias Flash, unas, denominadas NAND Flash, cuyas capacidades
llegan a 1Gb en la actualidad (128MB) como el chip HY27US001G1M-T de la compaa
Hynix Semiconductor, y la otra, de acceso paralelo, cuyas capacidades llegan a 128Mb
(8Mx16). Ejemplos de memorias de acceso paralelo son el chip de memoria Flash EPROM
LH28F320 de 32Mb en arreglo de 4Mx8, de la Ca. Sharp. el AM29LV065 de 64Mb de la
Ca. Advance Micro Devices (AMD), o el M29F010B70K6E de 1Mb (128Kx8) a $1.49 la
unidad (fuente: http://www.em.avnet.com Marzo 2007).
Hasta hace pocos aos, la relacin de precios de menor a mayor, para la misma capacidad de
memoria era: ROM, OTP-EPROM, EPROM, Flash, EEPROM (no se incluyen las memorias
PROM pues prcticamente son una reliquia, y existieron mientras fueron las memorias ms
rpidas). Sin embargo, esto ya cambi (por lo menos para un rango de capacidades) y el orden
de precios, de menor a mayor es: ROM, Flash, OTP-EPROM, EPROM, EEPROM.
Es decir, en ciertos casos es ms barata una memoria Flash que una memoria OTP-EPROM o
EEPROM.
Un ejemplo de microcontrolador con memoria flash es el ATmega8L-8PC de la familia AVR
de Atmel. Este chip puede programarse en el circuito, como se ver en el primer laboratorio
del curso, y tiene un precio de $3.66 por unidad y $2.2464 c/u por ciento (www.digikey.com
Marzo 2010). En Agosto del 2004 el mismo circuito integrado costaba $3.66 por unidad y
$2.13 c/u por ciento; y en Agosto del 2003 el mismo chip costaba $5.05 por unidad y $3.6093
c/u por ciento en el mismo proveedor (Digi-Key).
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Aunque el empleado en el laboratorio es el mencionado, est dejando de fabricarse ese modelo a favor del
ATmega8L-PU cuyo precio a Agosto del 2007 es $3.66 por unidad y $2.13 c/u por ciento. La razn del cambio
es para que el circuito integrado no tenga materiales que perjudiquen el medio ambiente. En Europa est vigente
la directiva RoHS 2002/95/EC (Restriction of the Use of certain Hazardous Substances in Electrical and
Electronic Equipment) que prohbe el uso de ciertas sustancias, como el plomo, en la fabricacin de equipos
elctricos o elctrnicos.
Curso: Sistemas Digitales
Especialidad: Ing. Electrnica Profesor: Ing. Hugo Pratt
Pontificia Universidad Catlica del Per rea de circuitos y sistemas
Captulo1Parte1 rev. 8 15 12/03/2011
Lneas de control de las memorias: (todas son lneas de entrada)
Como se indic anteriormente, las memorias cuentan con lneas de control. En el caso de las
memorias de acceso paralelo, algunas de estas lneas son:
Habilitador de chip CE CS (chip enable, chip select)
Cuando esta lnea est activa, se puede tener acceso la memoria por medio de las
dems lneas.
Cuando est inactiva, las lneas de datos permanecen en alta impedancia y no se
puede leer o escribir la memoria.
Habilitador de salida OE (Output enable)
Esta lnea permite efectuar la lectura de un registro.
Cuando est activa, la informacin que hay en el registro seleccionado (mediante
las lneas de direccin) aparece en las lneas de datos.
Cuando est inactiva, las lneas de datos permanecen en alta impedancia.
Escritura WR (write)
Esta lnea, que tienen las memorias de lectura/escritura, se debe activar para
efectuar una escritura en un registro de la memoria (que tiene que ser seleccionado
con las lneas de direccin) . Para ello debe estar presente en las lneas de datos el
valor que se desea escribir en el registro.
En general, no puede leerse y escribirse simultneamente en una memoria, por lo que las
lneas OE y WR jams deben estar activas simultneamente. Adems, ello significara tener
una colisin de informacin.
Los chips de memoria Flash y EEPROM tambin cuentan con lneas de control de escritura.
Pero como se explic anteriormente, son consideradas memorias de slo lectura.
Ejemplo de un chip de memoria de 256Kb, 32Kx8
En la figura se muestra la disposicin de patitas (pin-out) de una memoria EPROM 27C256,
que muestra qu seal corresponde a qu patita del circuito integrado. La presentacin puede
ser en forma de diagrama (diagrama de conexiones) o como una tabla, en la que se indica el
nmero de patita en el chip y la seal que le corresponde. En este caso se muestra como
diagrama de conexiones.
Esta memoria tiene un arreglo de 32Kx8. Es decir, cuenta con 32K registros de 8 bits cada
uno. Pero 32K =2
5
*2
10
=2
15
. Esto significa que se requeren 15 lneas de direcciones para
poder accesar a cualesquiera de los 32K registros. stas son las lneas A0 hasta A14 que
aparecen en la figura.
Como los registros son de 8 bits, se requieren 8 lneas de datos para leer simultneamente el
contenido de todas las celdas de memoria de un registro. stas son las lneas DQ0 hasta DQ7
que aparecen en el diagrama.
Curso: Sistemas Digitales
Especialidad: Ing. Electrnica Profesor: Ing. Hugo Pratt
Pontificia Universidad Catlica del Per rea de circuitos y sistemas
Captulo1Parte1 rev. 8 16 12/03/2011
Como es una memoria EPROM, que es de slo lectura, debe contar con las lneas de control
de habilitacin de chip, y de habilitacin de salidas. stas lneas son CE#y OE#de la figura
respectivamente.
Las lneas Vcc y Vss son las de la fuente de alimentacin de 5V (Vcc terminal positivo).
Vpp es una lnea de programacin, que slo se utiliza para programar la memoria en un
equipo programador de memorias EPROM. Esta lnea en un computador debera estar
conectada al pin Vcc.
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Especialidad: Ing. Electrnica Profesor: Ing. Hugo Pratt
Pontificia Universidad Catlica del Per rea de circuitos y sistemas
Captulo1Parte1 rev. 8 17 12/03/2011
Fig. 1 Diagrama de Bloques
Fig. 2 Diagrama de Conexiones
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Especialidad: Ing. Electrnica Profesor: Ing. Hugo Pratt
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Captulo1Parte1 rev. 8 18 12/03/2011
El CPU y los buses de datos, de direcciones y de control
El CPU de un computador requiere acceder a dispositivos de memorias donde estn tanto los
programas que debe ejecutar como los datos a procesar. Por lo tanto, los CPUs deben contar
con lneas que permitan su fcil conexin a las memorias. Estas se describen a continuacin.
Bus de datos: Es el conjunto de lneas por donde el CPU enva o recibe datos. Un CPU
puede tener ms de un bus de datos, dependiendo de su arquitectura.
Bus de direcciones: Es el conjunto de lneas por medio de las cuales el CPU indica qu
nmero de registro desea acceder para su lectura o escritura.
Bus de control: Se denomina as al conjunto de todas las lneas de control con que cuenta el
CPU para poder controlar el acceso a los dispositivos de memoria, interfases de
entrada/salida, y otros elementos especiales con los que puede contar un computador.
Tambin se les conoce simplemente como lneas de control.
Observacin:
Realmente los tres trminos anteriores deberan ser lneas de datos, lneas de direcciones y
lneas de control. En la prctica, es comn llamarlos buses, pues necesariamente estas lneas
se conectarn a los dems dispositivos que forman el computador, y por tanto esas lneas
conectadas formarn buses.
CPU de n bits: Una caracterstica importante de un CPU es el nmero de lneas de datos
con las que cuenta, pues ello significar acceder a mayor o menor informacin (nmero de
bits) en el mismo tiempo. Se dice que un CPU es de "n" bits cuando cuenta con "n" lneas de
datos. Si el CPU es de arquitectura Harvard, entonces se refiere a las lneas de datos utilizadas
para transferir informacin de la memoria de datos a los registros del CPU.
Por ejemplo, el ATmega8 que tiene arquitectura Harvard, cuenta con dos buses de datos. Uno
de 16 bits para la memoria de instrucciones, y otro de 8 bits para la memoria de datos. En este
caso, este microcontrolador tiene un CPU de 8 bits.
Como ejemplos de arquitectura Von Neuman tenemos al microcontrolador 68HC11, que tiene
un CPU de 8bits; el microprocesador 8088 con un CPU de 16 bits, a pesar que externamente
slo cuente con 8 lneas de datos (internamente el bus de datos es de 16 bits); y el 8086 que
tiene el mismo CPU que el 8088 (de 16 bits) pero externamente tambin cuenta con 16 lneas
de datos.
Rango de direccionamiento del CPU:
Para poder acceder a "2
N
" registros de una memoria, se requieren N bits para identificar sin
ambigedad a cada registro. Por lo tanto se requieren N lneas de direcciones. Por ello,
cuando un CPU tiene N lneas de direcciones, se dice que su capacidad de direccionamiento
es de 2
N
registros.
Por ejemplo, el CPU del 68HC11 tiene 16 lneas de direcciones, por lo tanto tiene un rango de
direccionamiento de 2
16
registros 64K.
El 8088 tiene 20 lneas de direcciones, por lo que su capacidad de direccionamiento es de 1M.
Es comn que en vez de registro se indique la capacidad de cada uno. En los ejemplos
anteriores se dira que el Z80 puede direccionar 64KB y el 8088 1MB.
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Captulo1Parte1 rev. 8 19 12/03/2011
En el caso del microcontrolador ATmega8, que tiene arquitectura Harvard, se tienen dos
rangos de direccionamiento: para la memoria de programa el rango de direccionamiento es de
4K registros de 16 bits, y para la memoria de datos es de 1KB.
Lista de trminos
1. Arquitectura de un computador
2. Organizacin de un computador
3. Memoria
4. CPU
5. microprocesador
6. perifrico
7. interfaz, interfaces
8. Unidad de procesos
9. Unidad de control
10. ALU
11. registro del CPU
12. Arquitectura Von Neuman
13. Arquitectura Harvard
14. memoria de instrucciones, memoria de
programa
15. memoria de datos
16. microcontrolador
17. registro de memoria
18. celda de memoria
19. direccin de memoria
20. lneas de datos
21. lneas de direcciones
22. lneas de control de memoria
23. Palabra
24. Byte
25. Longitud de palabra
26. capacidad de una memoria
27. kilobyte KB
28. kilobit Kb
29. megabyte MB
30. megabit Mb
31. seal
32. seal binaria
33. buses
34. modelo de memoria
35. memorias no voltiles
36. memorias voltiles
37. memoria RAM
38. memorias estticas (SRAM)
39. memorias dinmicas (DRAM)
40. memorias seriales
41. memorias de acceso paralelo
42. memorias de solo lectura
43. memorias de lectura/escritura
44. memoria ROM
45. memoria PROM
46. memoria EPROM
47. memoria OTP-EPROM
48. memoria EEPROM
49. memoria Flash
50. habilitador de chip CE de las memorias
51. habilitador de salida OE de las memorias
52. lnea de escritura WR de las memorias
53. Bus de datos
54. Bus de direcciones
55. Bus de control
56. CPU de n bits
57. Rango de direccionamiento de un CPU