CIlogique

INSTITUT DES SCIENCES DE L'INGENIEUR DE MONTPELLIER UNIVERSITE DE MONTPELLIER II : S CIENCES ET TECHNIQUES DU LANGUEDOC
ISIM - MEA 2
Circuits intgrs logiques

Pr. Michel ROBERT
2002
NOTE : CE DOCUMENT EST UN SUPPORT DU COURS (SCHEMAS,..etc). LES CALCULS ET LES DEVELOPPEMENTS SERONT TRAITES LORS DU COURS.
ISIM
MEA 2
M.ROBERT
CIRCUITS INTEGRES LOGIQUES Objectifs : Ce cours a pour objectif d'tudier et de comparer les diverses technologies de ralisation des circuits intgrs logiques bipolaires et MOS. Pour chaque famille tudie on tablira les caractristiques statiques et dynamiques (niveaux, marges de bruit, entrance et sortance, vitesse, puissance,..etc.). Dans une deuxime partie une analyse de construction et une comparaison des familles de circuits logiques programmables (FPGA) est prsente. Une dernire partie dcrit brivement les tendances actuelles en conception de circuits ou de systmes intgrs spcifiques.
Plan du cours : - Introduction : systmes logiques intgrs, dfinitions - Logiques transistors bipolaires (rsum) - Logiques transistor MOS : logique CMOS - Comparaison de performances lectriques - Les circuits intgrs logiques programmables et reconfigurables : FPGA - Conclusion : du circuit intgr logique au systme sur puce
PARTIE 1 - 1 INTRODUCTION : SYSTEMES LOGIQUES
1.1 1.2 1.3 1.4 1.5 Objet et plan du cours Rappels : proprits des systmes logiques Historique. Familles de circuits logiques Elment logique idal Elment logique rel. Dfinition des paramtres de caractrisation
- 2 ETUDE DES LOGIQUES A TRANSISTORS BIPOLAIRES

2.1 2.2 2.3 2.4 Rappels technologiques inverseur bipolaire Logiques satures : RTL, DTL, TTL Logiques non satures (TTl-S-LS-ALS, ECL,...)
- 3 ETUDE DES LOGIQUES A TRANSISTORS MOS : circuits CMOS

3.1 3.2 3.3 3.4 Rappels technologiques Inverseurs MOS. Logique NMOS Etude dtaille de la logique CMOS Ralisation de fonctions logiques CMOS
- 4 AUTRES FAMILLES LOGIQUES : BICMOS, AsGa - 5 COMPARAISON DES PERFORMANCES ELECTRIQUES ET INTERFACES PARTIE 2 - 6 LOGIQUE PROGRAMMABLE: introduction aux "FPGA"
PRINCIPES TECHNOLOGIES ARCHITECTURES ET CIRCUITS CONCEPTION APPLICATIONS
PARTIE 3
DU COMPOSANT DISCRET AU CIRCUIT INTEGRE SPECIFIQUE
INSTITUT DES SCIENCES DE L'INGENIEUR DE MONTPELLIER UNIVERSITE DE MONTPELLIER II : S CIENCES ET TECHNIQUES DU LANGUEDOC
MEA 2
3

Pr. Michel ROBERT
ISIM Place Eugne Bataillon 34090 MONTPELLIER cdex 5 LIRMM LIRM 161, rue Ada 34392 MONTPELLIER Cdex robert@lirmm.fr
MONTPELLIER
Pr. M. ROBERT
ISIM MEA2
Objet du cours
Contenu Structures lectriques de base des circuits logiques standards bipolaires et MOS fonctionnement, caractristiques lectriques,... Circuits programmables (FPGA) ? Pour donner Des moyens de choix dune technologie Une connaissance lectronique des blocs logiques lmentaires
?
?
TD : (modlisation, conception, simulation) + TP FPGA
Pr. M. ROBERT
ISIM MEA2
Plan du cours
Introduction ? 1- Caractristiques gnrales des circuits logiques ? 2- Logiques transistors bipolaires ? 3- Logiques transistors MOS. Logique CMOS ? 4- Autres technologies ? 5- Comparaison des performances ? 6- Circuits intgrs programmables (FPGA) ? 7- Du composant discret au circuit spcifique ? Conclusion
?
Pr. M. ROBERT ISIM MEA2 3
1- Caractristiques gnrales des circuits logiques

? Plan
proprits des circuits logiques lment logique idal paramtres lectriques
Pr. M. ROBERT
ISIM MEA2
Rappel : Proprits des circuits logiques

? Algbre
de Boole ? Fonctions logiques de base

A A 0 1 F 1 0 F A B A B 0 0 1 1 0 1 1 0 F 0 0 1 0 F A B A B 0 0 1 1 0 1 1 0 F 0 1 1 1 F
Pr. M. ROBERT
ISIM MEA2
Rappel : Proprits des circuits logiques

? Portes
logiques de base
=
? Connaissance
? ?
de la technologie :
Rgles lectriques pour lassemblage de portes Optimisation lectrique (assignation technologique, technology
mapping )
? Exemple
? ? ?
: technologie CMOS
Nand 2 = 4 transistors And 2 = 6 transistors portes complexes logique multiplexeurs (FPGA)
Pr. M. ROBERT
ISIM MEA2
Reprsentation dun tat logique par une tension analogique

logique positive logique ngative
haut
Indfini : X 0 1
bas
Pr. M. ROBERT
ISIM MEA2
Elment logique idal...

?
Vdd
entres sorties
Alimentation unique ? Consommation de puissance nulle ? Niveaux de sortie 0 et Vdd Vdd ? Transition abrupte Vdd/2 ? Dlai ngligeable ? Nombre dentres et de sorties illimit ? Impdance dentre infinie ? Rsistance de sortie nulle
Gnd
Vdd/2
Vdd
Pr. M. ROBERT
ISIM MEA2
Paramtres statiques
niveaux
Vdd
-1
Vdd
VOH
VOHmin VIHmin Indfini : X VILmax VOLmax VIL VIH

Vdd Gnd
VOL 1 0
Pr. M. ROBERT
ISIM MEA2
Paramtres statiques
marges de bruit ( Noise Margin )
NMH = VOH - VIH NML -1 = VIL - VOL
0 1
Vdd
VOHmin VIHmin
0
NMH
VOH
Indfini : X VILmax
NML
VIH
Exemple: VIL=0,8V VIH= 2V VOL =0,3V VOH = 2,8 V NML = 0,5 V et NMH=0,8V
VOLmax
Gnd
Les marges de bruit reprsentent les variations de tension maximum autorises sur les entres/sorties des circuits.
Pr. M. ROBERT
ISIM MEA2
10
Paramtres statiques
?
entrance (fan-in) et sortance (fan-out)

fan-in
nombre dentres de la porte charge reprsente par une entre
?
fan-out
nombre dentres connectes une sortie charge maximale que peut attaquer une sortie
Pr. M. ROBERT
ISIM MEA2
11
Paramtres dynamiques
Vin VOH
50% 90%
temps de monte, de descente et de propagation
VOL
Vout
10%
tr
90% 50%
VOH
tpHL
tf
tpLH
VOL
10%
tHL
Pr. M. ROBERT ISIM MEA2
tLH
12
Historique : du bipolaire au CMOS ...

? 1965
: TTL (bipolaire) ? 1970 : TTL/S CD4000 (MOS, grille Alu) ? 1971 : TTL/LS et ECL ? 1982/3 : TTL ALS, AS HCMOS (grille poly)
? ?
Circuits programmables : PAL/PLD Circuits spcifiques (ASIC) : prdiffuss, prcaractriss Dveloppement des circuits programmables (EPLD, FPGA) et des ASICs
#1986 : AsGa
?
? Aujourdhui
Pr. M. ROBERT
?
: Technologie CMOS ...

ISIM MEA2
FPGA, ASICs, Systmes sur Silicium,..
13
Historique : du bipolaire au CMOS ...

? Classification
? ? ? ? ?
SSI < 12 portes logiques dans un boitier MSI 13 < < 99 portes logiques LSI > 100 portes logiques VLSI > quelques milliers de portes logiques . Aujourdhui : millions de portes logiques sur une puce
? Exemple
4 bits
? ? ?
?
: ralisation d un systme de comptage avec 3 compteurs de
1963 : 36 transistors et 244 diodes 1966 : 13 circuits SSI en technologie RTL 1969 : 3 circuits TTL
Aujourdhui : une cellule dun circuit spcifique ou programmable
ISIM MEA2 14
Pr. M. ROBERT
Historique...
A B A B 0 0 1 1 0 1 1 0 F 0 1 1 1 F F 0 0 1 0 F
A B F
Logique injection de courant
A B
Vcc
A B 0 0 1 1 0 1 1 0
A B
Logique extraction de courant
Exercice : Etudier la mise en cascade de portes
Pr. M. ROBERT
ISIM MEA2
15
I NSTITUT DES SCIENCES DE L' I NGENIEUR DE MONTPELLIER UNIVERSITE

DE
M ONTPELLIER I I : SCIENCES
ET
TECHNIQUES DU LANGUEDOC
MEA2
2- Logiques transistors bipolaires

?1-
Rappels Technologiques ?2- Rappel : Inverseur ?3- Logiques satures ?4- Logiques non satures
Pr. M. ROBERT Circuits intgrs logiques
2.1 Rappels
V ? V ? I ? I S ? e T ? 1? ? ?
Structure dune diode jonction

p+
A
p
kT VT ? q ? ?25,86 mV ?300 K
sub stra tp
K
n pita xi
n+
n+
A
p V
K
n
Pr. M. ROBERT
Paramtres Spice (Diode)

IS RS N CJ0 VJ M TT Saturation current Ohmic resistance Emission coefficient Zero bias depletion capacitance Built-in potential Junction exponential factor Transit time A ? F V s 1e-14 0 1 0 1 0.5 0 1e-16 10 1 2p 0.8 0.5 0.1n
VD ? nV ? I D ? I S ? e T ? 1? ? ?
rs
?m
? QD ? ?T I S ?e ?
VD nVT
? VD ? V ? ? 1? ? C j 0 ? ?1 ? ? 0 ? VJ ? ?
ID
dV
VD
QD
Pr. M. ROBERT
p+
2.1 Rappels : Diode Schottky

sub stra tp
A
n pita xi
K
n+
n+
Jonction mtal - semi-conducteur (n)

le semi-conducteur doit tre faiblement dop le contact doit tre dexcellente qualit
Mme caractristique statique que la diode PN ? Seuls les porteurs majoritaires (lectrons) sont impliqus dans la conduction
?
Pas deffet de stockage de charges

2.1 Rappels
Structure dun transistor bipolaire
p+
E n+ B
sub stra tp
p n+
C
n n+ pita xi
IE
E
n
B
p IB
C
n
IC
VBE
Pr. M. ROBERT
VCB
Transistor Schottky
p+
E n+
sub stra tp
B
p n+
C
n n+ pita xi
=
Modle (npn)
B
C Ebers-Moll
IC
C
VBC IDC IB
B E
? F I DE
? I E ? I ES ? e ?
V BE VT
? ? ? 1? ? ? R I CS ? e ? ?
VB C VT
? ? 1? ?
IDE
VBE
? R I DC
? VVBE ? ? VVB C ? I C ? ? F I ES ? e T ? 1? ? I CS ? e T ? 1? ? ? ? ?
IE
E
Paramtres Spice
IS BF BR RB RC RE CJE VJE MJE CJC VJC MJC CJS VJS MJS TF TR
Transport saturation current Ideal maximum forward beta Ideal maximum reverse beta Zero bias base resistance Collector resistance Emitter resistance B-E zero bias depletion capacitance B-E built-in potential B-E junction exponential factor B-C zero bias depletion capacitance B-C built-in potential B-C junction exponetial factor zero-bias collector-substrate capacitance Substrate junction built-in potential Substrate junction exponential factor Ideal forward transit time Ideal reverse transit-time
A ? ? ? F V F V F V s s
1e-16 100 1 0 0 0 0 0.75 0.33 0 0.75 0.33 0 0.75 0 0 0
1e-16 50 1 50 20 1 1p 0.9 0.5 0.5p 0.8 0.33 3p 0.7 0.33 0.2n 10n
Pr. M. ROBERT
2.2- Inverseur
schma
VDD RC 1k? VOUT RB VIN 10k?
in out B Ib Ic 0 5 50 nV -5 pA 10 pA 2.5 0.21 V 0.83 V 0.17 mA 4.78 mA 5 0.17 V 0.85 V 0.41 mA 4.82 mA
* inverseur bipolaire RC vdd out 1k RB in B 10k Q1 out B 0 0 NPN0 Vin in 0 dc 5 Vvdd vdd 0 dc 5 .model NPN0 NPN + IS=1e-16 BF=50 BR=1 + RB=50 RC=20 RE=1 + CJE=1p VJE=0.9 MJE=0.5 + CJC=0.5p VJC=0.8 MJC=0.33 + CJS=3p VJS=0.7 MJS=0.33 + TF=0.2n TR=10n
Pr. M. ROBERT
Inverseur bipolaire
Caractristique statique
VDD RC 1k? RB VIN 10k? VOUT B
3.0 5.0
bloqu PC1
linaire
satur
Vout
4.0
V IL ? 0 .7V VOH ? V CC ? VT ? 5V
V IH ? V BEsat R B VCC ? VCEsat ? ? 1.8V RC ?F
2.0
1.0
PC2
0.0 0.0 1.0 2.0 3.0 4.0 5.0 Vin
VOL ? VCEsat ? 0.21V

Pr. M. ROBERT
0.7V 1.8V
Inverseur bipolaire
fan-out
VDD VDD
1k? 1k?
RC
RC RB
10k?
RB VIN
10k?
VOUT
Pr. M. ROBERT
2.3 Logiques satures :Logique RTL

? ? ?
Plusieurs inverseurs partageant la mme rsistance de collecteur Fonction de base : NOR Ltage prcdent fournit du courant lentre de la porte
VCC= 3.6V RC 640? RC
RB
RB 450?
RB 450? RB
Pr. M. ROBERT
EXERCICE
- Etudier la sortance de la porte RTL NOR2. - Rle de Rb ?
VCC=3.6V VCC=3.6V RC 640? RB A=0 450? B=0 RB 450? RC 640? RB 450? RB 450?
S=0
Pr. M. ROBERT
2.3- Logique DTL

? ? ? ?
Fonction ET diodes suivie dun inverseur Fonction de base : NAND ltage prcdent absorbe du courant Surface importante (diodes)
VCC = 4V
4.0
VIL ? 1.43V VIH ? 1.60V VOL ? 0.09V VOH ? 3.97V NMH ? 2.4V NML ? 1.3V
A B
D1 D2
R1 2k?
D3 D4 Y
Q1
R3 4k?
3.0 2.0 1.0 0.0 -1.0 0.0
S
X
R2 5k? VBB = -2V
1.0
2.0
3.0
4.0
Pr. M. ROBERT
EXERCICE
A=B=0. Calculer Vx et Vy. Etat de Q1? A=B=1. Calculer Vx et Vy. Etat de Q1? Dterminer VOH, VOL, VIL, VIH En dduire NMH et NML Etude de la sortance VCC = 4V R1 2k?
D3 D4
Donnes technologiques : Vce sat = O,1 V. Vbe on = 0,7 V. (Vbe sat = 0,8 V.) VD = O,7 V.
VCC = 4V I1 R 1 2k?
D 3 D 4
A=1 B=1
D1 D2
R3 4k? S=0 Y Q1 R2 5k? VBB = -2V
A B
D 1 D 2
R 3 4k?
S =1
Q1 R 2 5k? VBB = -2V
Pr. M. ROBERT
Logique DTL modifie

VCC = 5V R1 1.75k? R4 2k?
5.0
R3 6k?
VIL ? 1.33V VIH ? 1.5V VOL ? 0.09V VOH ? 4.97V LS ? 4.9V NMH ? 3.5V NML ? 1.2V
A B
D1 D2
Q1 D3 Q2
4.0 3.0 2.0 1.0 0.0 0.0 1.0 2.0 3.0 4.0 5.0
R2 5k?
Pr. M. ROBERT
Logique TTL
? Etage
dentre dune porte DTL

transistor multimetteur
Pr. M. ROBERT
TTL : principe
Vcc= 5 V
R1 Rc
1) A = 1 courant Ic1 Q2 satur S=0 2) A = 0 courant Ic1 Q2 bloqu S=1
A
B=1
S
Q1 Q2
Ic1 Ic1
R2 1k? Gnd
Fonction Nand Logique extraction de courant
Pr. M. ROBERT
TTL Standard
R1 4k? R3 1.6k?
R4 130?
Etage dentre : transistor multimetteur Etage de sortie : Totem-pole
VIL ? 0.6V VIH ? 1.5V VOL ? 0.1V VOH ? 3.6V LS ? 3.5V NMH ? 2.1V NML ? 0.5V
A B
5.0 Q1 Q4 4.0 Q2 D1 VOH 3.0 2.0 Q3 1.0

PC3 PC1
PC2
R2 1k?
0.0 0.0 V 1.0 V 2.0 IL IH 3.0 4.0 5.0
Pr. M. ROBERT
TTL Standard
R1 4k? R3 1.6k? R4 130?
Temps de propagation
5.0
4.0
3.0
A B
Q1 Q2
Q4
2.0
D1
S
1.0
Q3
R2 1k? 0.0 0.0n 20.0n 40.0n 60.0n
Pr. M. ROBERT
TTL Standard
porte NOR
R1A 4k? R3 1.6k? R1B 4k? R4 130?
Q4
Q1A
Q2A
Q2B
Q1B
D1
Q3
R2 1k?
Pr. M. ROBERT
Logique TTL Standard
principales caractristiques (annes 70/80)

? Caractristique statique VOH ? 3.5V / VOL ? 0.2V VIH ? 1.5V / VIL ? 0.5V NMH ? 2.0V / NML ? 0.3V Fan-out ? ?10 Puissance moyenne dissipe : 10mW ? Caractristique dynamique temps de propagation moyen : 10ns ? Facteur de mrite Produit dlai puissance = 100 pJ
Pr. M. ROBERT
Portes TTL : Etages de sortie

? Totem
pole ? Collecteur ouvert (Open collector) :

Et cabl, ? VOH = f(R,Vcc)
?
? Trois
tats (3 states) : 0, 1, Z
Pr. M. ROBERT
TTL: tage de sortie Totem pole

R1 4k? R3 1.6k? R4 130?
A B
Q1
Q4
Q2
D1
S = Nand(A,B)
Q3
R2 1k?
Pr. M. ROBERT
TTL: tage de sortie collecteur ouvert

Vcc
R1 4k? R3 1.6k? R
Vcc
A B
Q1
Q2
S
Q3
Open collector
Le niveau de sortie dpend du choix (R,Vcc)
R2 1k?
Rmin < R < Rmax

TTL: tage de sortie collecteur ouvert Et cabl

Vcc A
Q3
S=A.B
Vcc R
B
Q3
A S=A.B B
Pr. M. ROBERT
TTL: tage de sortie collecteur ouvert

Vcc R
IIL ? 1,6 mA IIH ? 40A IOL ? 16mA IOH ? 250A VOL max ? 0,4V VOH min ? 2,4V Vcc=5V N=3 n=4
N=3 n=4
Rmin = Rmax =
Pr. M. ROBERT
TTL: tage de sortie 3 tats

A B
Vcc R6 R5
Vcc R1
Q1
R3
R4
Q4
Q2 D1
Q3
R2
Q5
Q7
Q6
CS
CS = Chip Select = 1: S = Nand(A,B) CS = Chip Select = 0: S = Z Etat Haute impdance Q3 et Q4 bloqus
Pr. M. ROBERT
Institut des Sciences de l'Ingnieur de Montpellier
2- Logiques transistors bipolaires

?1-
Rappels technologiques ?2- Rappel : Inverseur ?3- Logiques satures ?4- Logiques non satures
? TTL
: 1965 ? TTL-S :1970

? TTL-LS
TTL : Historique
saut technologique Schottky Consommation double de TTL Dlai moyen : 3 ns (10 ns pour TTL)
: 1975
Besoin : fonctions complexes, dissipation dun boitier limite Dlai typique 10 ns Puissance dissipe : 2 mW 1/5e de celle dun TTL standard Multimetteur nest plus ncessaire; plus de transistor satur, diodes schottky petites
? TTL-ALS-AS
: 1982
sauts technologiques
Pr. M. ROBERT
2.4 TTL Schottky : Caractristique statique

5.0 R1 2.8k? R3 900? R4 50? 4.0
A B
Q1 Q2
Q5
Q4
3.0
R5 3.5k? R6 250?
2.0
R2 500?
1.0
Q6
Q3
0.0 0.0 1.0 2.0 3.0 4.0 5.0
Pr. M. ROBERT
TTL Schottky : Caractristique dynamique

5.0
R1 2.8k? R3 900? R4 50?
4.0
A B
Q1 Q2
Q5
Q4
3.0
R5 3.5k? R6 250?
2.0
R2 500?
1.0
Q6 Q3
0.0
0.0n
10.0n
20.0n
30.0n
Pr. M. ROBERT
TTL- LS : Low-Power Schottky

5.0 R1 20k? R3 8k? R4 120? 4.0
Q5
Q4
3.0 R5 4k?
A B
D1 D2 Q1 D3 D4
S
R2 1.5k? R6 3k?
2.0
1.0
Q2
Q3
0.0 0.0 0.5 1.0 1.5 2.0 2.5
Pr. M. ROBERT
TTL Low-Power Schottky

5.0 R1 20k? R3 8k? R4 120? 4.0
Q5
Q4
3.0 R5 4k?
A B
D1 D2 Q1 D3 D4
S
R2 1.5k? R6 3k?
2.0
1.0
Q2
Q3
0.0 0.0n 50.0n 100.0n 150.0n
Pr. M. ROBERT
TTL S et LS
min V O H /max V OL min V IH / max V I L min IO H / min IOL max II H / max IIL min NM H / min NM L min LS Fan-out t P (typ) P D (typ) PDP
principales caractristiques
TTL 2.4V / 0.4V 2.0V / 0.8V -0.4mA / 16mA 40 ? A / -1.6mA 0.4V / 0.4V 2V 10 10ns 10mW 100pJ TTL - S 2.7V / 0.5V 2.0V / 0.8V -1mA / 20mA 50 ? A / -2mA 0.7V / 0.3V 2.2V 10 3ns 20mW 60pJ TTL - LS 2.7V / 0.5V 2.0V / 0.8V -0.4mA / 8mA 20 ? A / -0.4mA 0.7V / 0.3V 2.2V 20 10ns 2mW 20pJ
Pr. M. ROBERT
TTL F, AS et ALS
?
volution de la technologie TTL (> 1982)

TTL - AS 2.7V / 0.5V 2.0V / 0.8V -2mA / 20mA 0.2mA / -2mA 0.7V / 0.3V 2.2V 10 1.5ns 20mW 30pJ TTL - F 2.7V / 0.5V 2.0V / 0.8V -1mA / 20mA 20? A / -0.6mA 0.7V / 0.3V 2.2V 30 2.5ns 4mW 10pJ TTL - ALS 2.7V / 0.5V 2.0V / 0.8V -0.4mA / 4mA 20? A / -0.2mA 0.7V / 0.3V 2.2V 20 4ns 1mW 4pJ
min VOH /max VOL min VIH / max VIL min IOH / min IOL max IIH / max IIL min NMH / min NM L min LS Fan-out tP (typ) PD (typ) PDP
Pr. M. ROBERT
TTL - AS
A B
D1 D2
R1 2.7k?
R3 900?
Q5 Q4 Q1
R5 3.5k?
S
R2 500? R6 300?
Q2
Q3
Pr. M. ROBERT
TTL - ALS
R1 40k?
R2 60k?
R3 15k?
R6 50?
Q7 Q3
Q8
R7 4k?
B Q1
Q2 D1 D2
R4 3k?
Q4
D3
S
R5 6k?
Q5
Q6
Pr. M. ROBERT
Logique ECL : principe

Emitter Coupled Logic
VCC = 5V
RC1 1k?
RC2 1k?
VO1 Vin
Q1 Q2
VO2 VR
REE 2.2k?
VEE = -5V
Pr. M. ROBERT
ECL 10K
VCC2 = GND VCC1 = GND
R1 220?
R2 245?
R7 907?
Q5 VO1 NOR
Q6
B
Q3
A
Q1 Q2
VR
Q4
VO2 OR
R5 50k?
R4 50k?
R3 770?
R6 6.1k?
R8 4.98k?
VEE = -5.2V
Pr. M. ROBERT
ECL 10K
principales caractristiques
? Caractristique statique VOH ? -0.9V / VOL ? -1.7V VIH ? -1.2V / VIL ? -1.4V NMH ? 0.3V / NML ? 0.3V LS ? 0.8V Fan-out ? ?10 Puissance moyenne dissipe : 24mW ? Caractristique dynamique temps de propagation moyen : 2ns ? Facteur de mrite Produit dlai puissance = 48 pJ
Logiques non satures

Conclusion
? TTL
Schottky
1975 - 1985 rapidit / consommation

? ECL
rapidit forte consommation

?
A COMPARER AUX PERFORMANCES ACTUELLES DU CMOS

Pr. M. ROBERT

DE
ET
MEA 2
3- Logiques transistors MOS

?1-
Rappels technologiques, modlisation ?2- Inverseurs MOS. Logique NMOS ?3- Logique CMOS ?4- Fonctions logiques CMOS
Pr. M. ROBERT
Circuits intgrs Logiques
1- Rappels technologiques
Diffrents types de transistor MOS
PMOS
NMOS
Enrichissement
Pr. M. ROBERT Circuits intgrs Logiques
Dpltion
QUESTIONS ELEMENTAIRES
? ?
? ? ? ?
ETAPES DU PROCEDE DE FABRICATION D UN TRANSISTOR MOS. COMMENT EST REALISEE LA GRILLE DU TRANSISTOR ? DESSINER UN TRANSISTOR MOS : INDIQUER LES PARAMETRES W,L. QUELS SONT LES ORDRES DE GRANDEUR DES DIMENSIONS ? FONCTIONNEMENT D UN TRANSISTOR MOS : DISTINGUER LES PARAMETRES GEOMETRIQUES, TECHNOLOGIQUES ET ELECTRIQUES. NIVEAUX HAUT ET BAS D UN INVERSEUR CMOS ? Sortance d un inverseur CMOS ? PUISSANCE DISSIPEE PAR UN INVERSEUR CMOS ? IMPACT DES DIMENSIONS W et L SUR LA VITESSE DE COMMUTATION D UN INVERSEUR CMOS ? Ordres de grandeur : L ? Vcc ? f (processeur) ?
Pr. M. ROBERT
1- Rappels technologiques
Structure dun transistor NMOS
Grille Source n+ Drain n+ SiO2 p+ substrat p
Pr. M. ROBERT
1- Rappels technologiques : Modes de fonctionnement

VGS S n+ VGS-VT B G VDS D n+ substrat p ID
Rgion linaire :
V DS ? VGS ? VT
W? V DS 2 ? I D ? KPn ? ? VGS ? VT ? V DS ? ? L? 2 ?
avec Saturation :
? n ? ox KPn ? ? n Cox ? tox
V DS ? VGS ? VT
KPn W 2 ID ? V GS ? VT ? ?1 ? ? V DS ? ? 2 L
Pr. M. ROBERT
1- Rappels technologiques : Caractristiques courant/tension

W=100? m, L=100? m 0.5m
ID
0.4m
VGS = 5V
0.3m
VGS = 4V
0.2m VGS = 3V 0.1m VGS = 2V 0.0m 0.0 1.0 2.0 3.0 4.0 5.0
VDS
1- Rappels technologiques : Capacits de grille
Source n+
xd L
xd
Drain W n+
recouvrement grille-substrat
C grille
? ox ? WL t ox
n+
tox Leff n+
Pr. M. ROBERT
1- Rappels modlisation : Modles

?
Spice
Level 1 : quations canaux longs ? Level 2 : modle physique

incluant saturation de vitesse, variation de tension de seuil, ...
?
Level 3 : semi-empirique
paramtres ajusts pour coller aux caractristiques mesures
Level 4 (BSIM) : empirique ? Level ?? : modle(s) industriel(s) empiriques (Level xx , BSIM,..)

?
Pr. M. ROBERT
1- Rappels modlisation : Spice : Mosfet Level 1

D CGD G CGB RD
ID
CGS
RS S
Pr. M. ROBERT
1- Rappels modlisation : Principaux paramtres
Spice
LEVEL VTO KP GAMMA LAMBDA TOX LD XJ PHI NSUB NSS NFS NEFF TPG U0 VMAX UCRIT UEXP UTRA
Spice model index Zero-bias threshold voltage Transconductance parameter Bulk threshold parameter Channel length modulation Gate oxide thickness Lateral diffusion Metallurgical junction depth Surface inversion potential Substrate doping Surface state density Fast surface state density Total channel charge coefficient (Level 2) Type of gate material
(+1 : opposite of substrate, -1 : same as substrate, 0 : Al gate)
V A/V2 V0.5 1/V m m m V cm-3 cm-3 cm-3 -
1 0.0 2.0e-5 0.0 0.0 1.0e-7 0.0 0.0 0.6 0.0 0.0 0.0 1.0 1.0 600 0.0 1.0e4 0.0 0.0
Surface mobility cm2/Vs Maximum drift velocity for carriers m/s Critical field for mobility degradation (Level 2) V/cm Critical field exponent in mobility degradation (Level 2) Transverse field coefficient Circuits intgrs Logiques
Pr. M. ROBERT
1- Rappels modlisation : Paramtres du transistor

L W AS AD PS PD NRS NRD Drawn Length Effective Width Source Area Drain Area Source Perimeter Drain Perimeter Squares of Source Diffusion Squares of Drain Diffusion
Pr. M. ROBERT
2- Inverseur NMOS
5.0
VDD
4.0
50k? 100k?
satur
VIL ? 0.8V VIH ? 1.72V VOL ? 0.45V VOH ? 4.96V NMH ? 3.24V NML ? 1.27V
3.0
ID
2.0
bloqu
RL
200k?
linaire
1.0
W= 8? L = 4?
0.0 0.0 1.0 2.0 3.0 4.0 5.0
Pr. M. ROBERT
2- Inverseur NMOS
5.0 4.0
comparaison des caractristiques de transfert

PMOS Rsistance NMOS linaire
3.0
NMOS dpltion NMOS satur
2.0
1.0
0.0 0.0 1.0 2.0 3.0
Pr. M. ROBERT
Inverseur NMOS, charge active

charge dpltion
VDD Wc/Lc
W/L
Pr. M. ROBERT
2 - Logique NMOS
? Logique
rapport : lun des tats se traduit par une consommation statique ? Dimensionnement des transistors en fonction de la charge attaquer ? Aucun avantage sur TTL pour SSI ? Supplant par CMOS
Pr. M. ROBERT
3 - Technologie CMOS
polysilicium Aluminium
puits (caisson) n substrat p n+ Autres technologies : Twin-well (double puits) SOI (Silicium sur Isolant)
p+
Pr. M. ROBERT
Historique
? annes 1970 : CD4000 / MM74C faible vitesse (100ns) forte sensibilit aux dcharges lectrostatiques ?>
1982 : sries 74HC et 74AC

versions CMOS du mcano TTL
? >1990 : circuits standards circuits programmables (FPGA) circuits spcifiques (ASICs)
Pr. M. ROBERT
?
Principaux avantages
consommation ? niveaux logiques dfinis par les alimentations immunit au bruit ..? Vitesse ? temps de transition quasi symtriques simplicit des schmas, densit dintgration,.
Inconvnients
susceptibilit au latch-up et aux dcharges lectrostatiques Adquation avec lvolution des systmes micro-nano lectroniques ?
Pr. M. ROBERT
Exemple : Technologie 1.2? m CMOS

quelques paramtres
t ox ? 24 .5nm Transistor N Transistor P VT 0 ? 0.7V VT 0 ? ? 0.75V

N SUB ? 34 ? 10 ? 0 ? 497 KPn ? 70
Pr. M. ROBERT
15 cm3
N SUB ? 14 ? 10 ? 0 ? 192
cm2 Vs
15 cm3
cm2
Vs
? ? 0.75 V
?A V2
? ? 0.5 V KPp ? 27
?A
V2
Circuit de protection
contre les surtensions
VDD ??200 ? ??100 ? vers portes logiques
Plot
Pr. M. ROBERT
Latchup
VDD p+ n+ n+ n+ Rnwell puits N Rpsubs p+ p+
VDD Rnwell
substrat P
Rpsubs
Pr. M. ROBERT
3- Inverseur CMOS
5.0
VDD W/L
3.0
PMOS Linaire NMOS Satur NMOS Bloqu

r u t Sa tur S O S Sa PM O NM
100.0u
4.0
PMOS Bloqu
5.0
80.0u 60.0u 40.0u 20.0u 0.0u
2.0
W/L
1.0
PMOS Satur NMOS Linaire

0.0 1.0 2.0 3.0 4.0
0.0
0.0 1.0 2.0 3.0 4.0 5.0
Pr. M. ROBERT
Caractristique statique
? MARGES
? ?
DE BRUIT :
NML = VIL NMH = Vcc - VIH
? Hypothse
: KN.WN.LP / KP.WP.LN = 1 ou N.WN. / P.WP = 1 (si LN = LP )

compensation en mobilit de linverseur Exercice : Dterminer VIL et VIH.
? RESULTATS
? ? ?
NML = VIL = 1/4 (3Vcc/2 + VT) NMH = Vcc - VIH = Vcc - 1/4 (5Vcc/2 - VT) Exemple: Vcc= 5V et VT = 0,8 V : NMH = NML = 2,07 V.
Pr. M. ROBERT
3 - Inverseur CMOS
symtrique
5.0
4.0
3.0
2.0
1.0
.SUBCKT .SUBCKTINVCMOS INVCMOSin inout outvdd vdd M1 M1out outin in0 00 0nfet nfetw=8u w=8ul=4u l=4u + +ad=17.6p ad=17.6pas=17.6p as=17.6ppd=15u pd=15ups=15u ps=15u M2 M2out outin invdd vddvdd vddpfet pfetw=24u w=24ul=4u l=4u + ad=52.8p as=52.8p pd=35u ps=35u + ad=52.8p as=52.8p pd=35u ps=35u .ENDS .ENDS
0.0 0.0 1.0 2.0 3.0 4.0 5.0
Pr. M. ROBERT
3 - Inverseur CMOS
Rponse transitoire
5.0
4.0
3.0
2.0
1.0
0.0 0.0n 5.0n 10.0n 15.0n 20.0n
Pr. M. ROBERT
CALCUL DE LA REPONSE A UN ECHELON

? Exercice
: calcul de tHL :
Ve
Vs
5V
ETAT INITIAL : Ve = Vcc et Vs = Vcc ETAT FINAL : Ve = Vcc et Vs = Vcc/2 Vcc < V s <Vcc-Vt : TN satur Vcc-Vt < V s <Vcc/2 : TN linaire
5V
5V
Pr. M. ROBERT
3- Logique CMOS P
Puissance consomme
?
totale
? Pstat ? Pcc ? Pdyn

VDD W/L
Pstat
? ?
Pcc ( ON/ON )
puissance consomme par une porte CMOS au repos (ngligeable, sauf pour les systmes portables au repos) puissance de court circuit lors de la commutation :
( OFF/OFF )
TP
W/L
TN
P dynamique ( ON/OFF )
Pdyn ? C ? VDD ? f
2
4 - Fonctions logiques CMOS

Portes lmentaires
A Y A B B Y A B C D Y
Y=
Pr. M. ROBERT
4 - Portes logiques Rgles de construction (1)

ET logique
VDD
rseau de NMOS rseau de NMOS
Conduction si conduction de chacun des rseaux
rseau de PMOS Sortie rseau de NMOS
Entres
rseau de NMOS
rseau de NMOS
Conduction si grille=1
OU logique
Conduction si conduction de lun au moins des rseaux
Pr. M. ROBERT

VDD
Le transistor P fournit un niveau 1 ? Le transistor N fournit un niveau 0 ? Seules des fonctions inverseuses sont ralisables
?
Entres
Pr. M. ROBERT

?
Un et un seul rseau (N ou P) conduit un moment donn. Les deux rseaux sont duaux.
Ils doivent partager les mmes entres et possder le mme nombre de VDD transistors
Construire le plan N partir de la fonction logique

ET = transistors en srie OU = transistors en parallle
Entres
Construire le plan P : trois possibilits

croiser les rgles prcdentes complmenter la fonction, puis faire comme pour le plan N construire un graphe dual de celui du plan N
chaque cycle dun graphe correspond un sommet dans son dual
Pr. M. ROBERT
Portes complexes : exercice

? Soit F=
A.B + C.D
? Schma
porte logique ? Evaluer le nombre de transistors. ? Schma porte complexe ? Evaluer le nombre de transistors.
Pr. M. ROBERT
4 - Logique portes de transmission

rseau dinterrupteurs VDD
S A B
S S
NMOS
C A B
CMOS
C A B
VDD
Porte de transmission
VB natteint pas 5V, mais 5V - VTN
Pr. M. ROBERT
Registre dcalage
VDD
VDD
VDD
Pr. M. ROBERT
Multiplexeur 2:1
A Y B S IF S=1 then Y=A Else Y=B
B S
4 - Multiplexeur/Dmultiplexeur 8 vers 1
S1 S2 S3
Pr. M. ROBERT
Bascule D-Latch
D CK
Q Point mmoire D CK Q
Q
Bascule D-flip-flop
D Q
CK
Exercice : comment raliser les fonctions set et reset ?
Pr. M. ROBERT
Ou exclusif
Exercice : - Schma porte logique du ou exclusif. Evaluer le nombre de transistors. - Etude du circuit suivant :
F ? A? B
Pr. M. ROBERT
4 - Logique CMOS
Conclusion
? Les
circuits logiques actuels sont faits en technologie CMOS... ? Performances lectriques ? Grandes densits dintgration. Plusieurs centaines
de millions de transistors sur un circuit
? Simplicit
des lments de base ? Optimisation lectrique (par exemple, assignation technologique sur
rseaux de multiplexeurs)
? Evolutions
circuits standards (FPGA,)
roadmap .. Circuits spcifiques ou

Pr. M. ROBERT

DE
ET
MEA2 MODULE 2
4- Autres technologies
?BiCMOS ?AsGa
pr. M. ROBERT
Constatations :
Logique BiCMOS
Un transistor bipolaire peut fournir, encombrement gal, un courant plus important quun transistor MOS Un circuit CMOS ne consomme pas de courant en entre et aucun courant dalimentation au repos (au premier ordre) Les systmes modernes de bus exigent des circuits capables dallier rapidit de commutation (moins de 10ns) et une sortance leve (48-64 mA) Charge capacitive : rapidit = fort courant
Principe :
Utiliser des transistors bipolaires pour piloter les charges Raliser la fonction logique laide de transistors MOS (CMOS) Ralisation : intgrer sur un mme substrat bipolaire et MOS...
Exemples de portes BiCMOS

inverseur NAND
Inverseur BiCMOS : exemple
? Avantage : vitesse des lectrons : deux fois celle du Si ? Inconvnients trs faible mobilit des trous cot de fabrication lev Pour les circuits logiques: intrt par rapport au CMOS ? ? Structures

Arseniure de Gallium
logiques
Buffered FET Logic (BFL) Schottky Diode FET Logic (SDFL) Direct Coupled FET Logic (DCFL) Source Coupled FET Logic (SCFL)
Exemples de portes AsGa

(transistors dpltion seulement)
VDD
DCFL
VDD
SDFL
VDD
SCFL
VDD
BFL
VSS VSS

DE
ET
6 - Comparaison des performances

?
datasheet ? interfaage
Pr. M. ROBERT
Comparaison des performances

Structure dune fiche de caractristiques ( data sheet )
?
Conditions de fonctionnement recommandes ? Caractristiques fonctionnelles et lectriques ? Temps de propagation ? Conditions de mesure ? Absolute Maximum Ratings ? Abaques
Evolution du temps de propagation en fonction de la charge Evolution de la puissance consomme en fonction de la frquence etc.
Interfaage (Vcc=5V)
Problme
TTL V OHmin V OLmax V ILmax V IHmin 2.4 V 0.4 V 0.8 V 2V
CMOS 4V 0.2 V 1V 3.5 V
Interfaage
Solution...
? Utiliser
un circuit HCT ou ACT en guise dinterface ? Utiliser une rsistance de pull-up
I NSTI TUT DES SCI ENCES DE L' I NGENI EUR DE M ONTPELLI ER UNI VERSI TE
DE ONTPELLI ER I I : SCI ENCES M ET
TECHNI QUES
DU
LANGUEDOC
Logique programmable
Partie1
2003
industriels
1- PRINCIPES et CLASSIFICATION 2- TECHNOLOGIES 3- ARCHITECTURES ET CIRCUITS 4- CONCEPTION

Partie 2
5- APPLICATIONS
Pr. Michel ROBERT logique programmable
1 1--CIRCUITS CIRCUITSLOGIQUES LOGIQUESPROGRAMMABLES PROGRAMMABLES: :PRINCIPES PRINCIPES COMPOSANTS STANDARDS PROGRAMMABLES ELECTRIQUEMENT UNE SEULE FOIS (FUSIBLES) OU RE-PROGRAMMABLES (RECONFIGURATION) PRINCIPES DES ARCHITECTURES: Ensemble de ressources logiques (portes, bascules, etc) qui peuvent tre interconnectes de diffrentes faons. REALISATION DE FONCTIONS BOOLEENNES SOUS FORME DUNE SOMME LIMITEE DE MONOMES (PAL, PLD, EPLD,...) OU DUN RESEAU DE CELLULES (FPGA) TECHNOLOGIES DE PROGRAMMATION : FUSIBLES (METAL), ANTIFUSIBLES (CAPACITE MOS), TRANSISTOR MOS A GRILLE FLOTANTE (EPLD), RAM STATIQUE (FPGA-SRAM),... OUTILS DE CAO SPECIFIQUES
1- CIRCUITS PROGRAMMABLES : classification Circuits lmentaires PLD , PAL,,...

Analogie avec les mmoires PROM, non reprogrammables (fusibles) Premiers circuits programmables raliss en technologie bipolaire
CPLD Complex Programmable Logic Device: EPLD, EEPLD

Analogie avec les mmoires EPROM, EEPROM, FLASH reprogrammables Structures rgulires ralises en technologie MOS Performances prdictibles (retards)
FPGA Field programmable Gate Array: matrice de blocs logiques et rseau dinterconnexion
FPGA-SRAM (Analogie avec les mmoires RAM) reprogrammables
FPGA non reprogrammables (anti-fusibles) Performances dpendantes de lapplication
Array
Programmable Logic Device Families

Source: Dataquest
Logic
Standard Logic
Programmable Logic Devices
ASIC
(PLDs)
Gate Arrays
Cell-Based ICs
Full Custom ICs
SPLDs (PALs)
CPLDs
FPGAs
Acronyms SPLD = Simple Prog. Logic Device PAL = Prog. Array of Logic CPLD = Complex PLD FPGA = Field Prog. Gate Array
Common Resources Configurable Logic Blocks (CLB) Memory Look-Up Table AND-OR planes Simple gates Input / Output Blocks (IOB) Bidirectional, latches, inverters
1- Conception de Circuits programmables : principes

Lutilisateur de circuits programmables squipe avec :
* un outil logiciel de CAO (sur PC principalement) * des circuits programmables vierges (non programms) * une platine de programmation (livre avec le logiciel)
Pour la ralisation dun circuit :

- Lutilisateur ralise son design (schmatique ou HDL) et le programme sur le support de son choix (CPLD ou FPGA) - Une fois le circuit programm, il devient oprationnel et peut tre plac sur son support dutilisation (carte)
FPGA Design Flow : Example

1
Design entry and synthesis in schematic and/or text.
Simplicity
Implementation includes Map, Place, Route, and bitstream generation using Xilinx software. Also, analyze timing, view layout, and more.
Download directly to the hardware device(s) with unlimited reconfigurations
XC4000
XC4000
XC4000
FPGA
AVANTAGES
APPRENTISSAGE DES OUTILS DELAI DE CONCEPTION Reconfiguration en ligne (FPGA-SRAM) PROTOTYPAGE RAPIDE DELAI DE FABRICATION DE PETITES SERIES MODIFICATIONS RAPIDES COMPOSANT TESTE AU PREALABLE Possibilit de migrer vers un ASIC
INCONVENIENTS
PRIX UNITAIRE POUR DE GRANDES SERIES PERFORMANCES ELECTRIQUES, COMPLEXITE TAUX D UTILISATION DU CIRCUIT SENSIBILITE AUX CONDITIONS D UTILISATION PROTECTION DU SAVOIR FAIRE CIRCUITS MIXTES
FPGA - Gate Array

Programmable FPGA
Higher unit cost Standard Product Off the shelf delivery Fast Time to Market No Non-Recurring Eng. Fee No inventory risk Fully factory tested Simulation helpful In-Circuit verification (-) (+) (+) (+) (+) (+) (+) (+) (+)
Gate Array
Lower unit cost Custom Product Months to manufacture Slow Time to Market NRE+ Customer specific User Test Development Simulation Critical No In-Circuit verification
2- Technologies
PLD (Programmable Logic devices)
Historique (prhistoire : il y a 25 ans) : PLD Bipolaires

Technologie comparable celle des PROMs rseaux de portes avec connexions programmables programmation par fusibles (comme les PROMs)
Bit Word line
non reprogrammables fonctions logiques simples (structures de type Sum-of-Products) cot unitaire lev (faibles sries, prototypes, )
Reconfigurable semiconductor market

Lattice 15% Actel 6% Xilinx 42%
Altera 37%
total: $3.7 Bio

Top 4 PLD Manufacturers 2000
[Dataquest] > $7 billion by 2003.

fastest growing semiconductor market segment PLD vendors and their alliances provide libraries of soft IPs
2- Technologies : EPLD
grille Grille flottante
source
drain
L application d un potentiel sur la grille suprieure provoque le passage d une partie des lectrons du canal travers la mince couche d oxyde, ce qui charge la grille flottante. Lors de la lecture, une tension applique sur la grille suprieure est compltement masque par la charge ngative emmagasine sur la grille flottante. Cela quivaut un transistor toujours bloqu.
transistor grille flottante
- mme technologie que celle des mmoires EPROM - transistor double grille - reprogrammable (effacement par UV ou lectriquement)
2 - Technologie Anti-fusible
Anti fusible = condensateur Actel
M2
Cration dun court circuit entre deux lignes de mtal: claquage Programmation dfinitive Trs peu de place occupe sur le circuit, mais tapes de fabrication supplmentaires performances lectriques suprieures la technologie SRAM (minimisation de la surface et des effets RC)
M1
2 - Technologie FPGA-SRAM
Technologie CMOS standard Portes de transmission ou multiplexeurs commands par des cellules SRAM Les mmoires SRAM permettent de configurer les interconnexions et de programmer les cellules le FPGA doit tre configur chaque mise sous tension partir dune mmoire externe (EPROM)
FPGA
EPROM1 EPROM
FPGA FPGA-SRAM FPGA
EPROM2
EPROM3
Rappels technologiques : MOS

Grille Source n+ Drain n+ SiO2 p+ substrat p
SRAM
D CK Point mmoire Q Q
Logique portes de transmission

rseau dinterrupteurs VDD
C B A A C B S A B
S S
VDD
Porte de transmission
C
VDD VDD VDD
Registre dcalage
Multiplexeur/Dmultiplexeur 8 vers 1
S1 S2 S3
Exercices : logique multiplexeurs

A A S C B !C C S B A S
S=A.B
S = !C + !A.B
S=A+B
Rappel : Ralisation de fonctions logiques avec des multiplexeurs MOS

Grille
S C
!C C S
Source
Drain
G=1 G=0
B
Exemples: S=X.Y si C= X, A =0, B = Y S=X+Y si C= !X, A =1, B = X
1
Si C=0, alors S=A Si C=1, alors S=B
Transistor NMOS = commutateur
B A Z
A B C Z 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 0
LUT 3
0 1 1 1 1 1 0
Look Up Table
3- Architectures et circuits
Rseaux de portes : PLD, CPLD Rseaux de cellules : FPGA grain variable
Look-up Table et CLB (Xilinx) multiplexeurs associs des points mmoire Multiplexeurs (Actel)
Rseaux de portes et de cellules Assemblage de blocs complexes
3 - Architecture dun PLD

ABC AB BC AC
F0
F1
F2
F0 = ABC F1 = ABC + A B F2 = ABC + BC + AC
3 - FPGA-SRAM : Architecture
UN PLAN DE MEMOIRES DE CONFIGURATION ASSOCIE A UN PLAN DE CALCUL COMPOSE DE CLB + UN RESEAU d INTERCONNEXION CLB = BLOC LOGIQUE CONFIGURABLE (Configurable Logic Block), construit partir dun ou de plusieurs gnrateurs de fonctions (LUT = Look Up Table). Un LUT correspond un arbre de multiplexeurs connect des points mmoires (SRAM). LE CONTENU DES MEMOIRES EST STOCKE DANS UN COMPOSANT EXTERNE (EPROM,...) : LA CONFIGURATION EST CHARGEE A CHAQUE MISE SOUS TENSION
CLB Switch matrix CLB CLB
SRAM
CLB
CLB
CLB
Processing element Switchbox
Programmable logic blocks
Programmable interconnect
CLB
CLB
CLB
CLB
CLB
bit - level reconfigurable
CLB
CLB
CLB
CLB
CLB
CLB
CLB
CLB
CLB
CLB
CLB
CLB
CLB
CLB
CLB
Principe de larchitecture dun circuit FPGA-SRAM : CLB, LUT,...
LUT
CLB
S D Q R
CLB = BLOC LOGIQUE CONFIGURABLE (Configurable Logic Block), construit partir dun gnrateur de fonctions LUT : Look Up Table ). Ralisation de blocs combinatoires ou squentiels
LUT 3
Multiplexeur 2:1
Structure dun FPGA-SRAM : cellules et connexions

Cellule dinterconnexion locale
Cellule Logique CLB
Cellule Mmoire SRAM
Cellule dinterconnexion globale
Fonctionnement dun FPGA-SRAM

(a) Mise sous tension
Vcc
Vcc
CONF
Gnd
CONF
(b) Phase de configuration Entre CONF active : chargement des SRAM (en chane)
Gnd
(c) Phase dopration Entre CONF dsactive fonctionnement normal du circuit configur
Whats in a switchbox?
One or more switches Each linking two wire segments Switchbox size depends on the size and number of switches
Topologies dInterconnexion
1D array Bus
Global switch
2D array
Star Ring
Torus
Crossbar
3D array
Whats in a switch?
Memory Element
Shift register RAM cell
Switch Element

Buffer Pass transistor
Whats in a 6-bit switch?
Exemple : XC4000 Architecture

C LB C LB
Slew Rate Control Passive Pull-Up, Pull-Down Vcc
S witc h Ma trix
Output Buffer
Pad
C LB
C LB
Q D Delay
Input Buffer
Programmable Interconnect
C1 C2 C3 C4 H1 DIN S/R EC
S/R Control
I/O Blocks (IOBs)
G4 G3 G2 G1
G Func. Gen. H Func. Gen. F Func. Gen.
D IN F' G' H'
SD D Q
1 G' H' S/R Con trol
EC RD
F4 F3 F2 F1
D IN F' G' H'
SD D Q
1 H' F'
EC RD
Configurable Logic Blocks (CLBs)
XC4000 Configurable Logic Blocks

C1 C2 C3 C4
2 Four-input function generators (Look Up Tables) 2 Registers : Each can be configured as Flip Flop or Latch
H1 DIN S/R EC
S/R Control
G4 G3 G2 G1
G Func. Gen. H Func. Gen. F Func. Gen.
DIN F' G' H'
SD D Q
YQ
1 G' H' S/R Control
EC RD
F4 F3 F2 F1
DIN F' G' H'
SD D Q
XQ
EC
1 H' F'
RD
Look Up Tables (LUT)

Combinatorial Logic is stored in 16x1 SRAM Look Up Tables (LUTs) in a CLB Look Up Table Example: 4-bit address
Combinatorial Logic A B C D Z A B C D 0 0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 1 1 0 0 1 1 0 0 0 0 1 1 0 1 0 1 0 1 0 1 0 1 Z 0 0 0 1 1 1 0 0 0 1
2 = 64K !
(2 4)
Capacity is limited by number of inputs, not complexity Choose to use each function generator as 4 input logic (LUT) or as high speed sync.dual port RAM
. . .
WE G4 G3 G2 G1 G Func. Gen.
XC4000E I/O Block Diagram

Slew Rate Control Passive Pull-Up, Pull-Down Vcc
T/OE O OK (Output Clock) I1 I2 CE IK (Input Clock)

Q D Delay D Q Output Buffer Pad
Input Buffer
Xilinx FPGA Routing

Fast Direct Interconnect - CLB to CLB General Purpose Interconnect - Uses switch matrix Long Lines Segmented across chip Global clocks, lowest skew 2 Tri-states per CLB for busses Other routing types in CPLDs and XC6200
CLB CLB CLB CLB
Switch Matrix
Switch Matrix
CLB CLB
CLB CLB
FPGA : LAYOUT
Programmable Interconnect Points, PIPs (White) Switch Matrix Routed Wires (Blue)
Direct Interconnect (Green)
CLB (Red)
Long Lines (Purple)
FPGA-SRAM
Exemple : Xilinx XC4085

S
CONF Phase de configuration 2.106 bits f=0.5 Mhz (4 s)
CONF Phase dopration: 2.103 bits f=50 Mhz (40 s)
FPGA Actel
I/O blocks
I/O blocks
I/O blocks
I/O blocks
- Technologie antifusible - Architecture grain fin
Programmation par anti-fusible
FPGA
I/O control block
LAB LAB LAB LAB
Altera
I/O control block
I/O control block
Array of Macrocells PIA
LAB
LAB LAB PIA
LAB
LAB
LAB LAB
LAB
Expander Product Term Array

LAB
LAB
LAB LAB
LAB
I/O control block LAB = Logic Array Block PIA = Programmable Interconnect Array
Programmation EPROM
FPGA
Macrocell
Plan ET dun PAL Monmes attaquent une bascule D avec Set et Reset.
Altera
Expander
Plan ET dun PAL Monmes rinjects comme entres de la Macrocell
3 - Architectures : du grain fin au grain pais

GRAIN FIN
bit CLB
Reg FILE
GRAIN PAIS
mot hybride Cur reconfigurable FPGA DSP DCT algorithme Cur application Cur MPEG4
ALU + MULT
Quelle Granularit ?
Interconnexion ?
Programmable logic blocks mux add
Programmable interconnect
mux
multiply
add
register
Bit - level reconfigurable
Word - level reconfigurable
Conception darchitectures reconfigurables Choix et Grain des lments de calcul Choix et Grain du rseau d'interconnexion Temps et taux de (Re) configuration
Pour
Consommation Stockage de donnes Interconnexion flexible R-utilisation
Conception dARD : Grain fin

CLB, LC : bit-level processing unit (Look-Up-Tables)
CLB, LC
OPERATING layer
SRAM
SRAM
SRAM
Global interconnect
SRAM
SRAM
SRAM
SRAM
SRAM
SRAM
Local interconnect
Classification darchitectures
CONFIGURATION layer
Exemple : XC6200
16x16 Tile
(abandonn)
1/4
4x4 Block
User I/Os
User I/Os
FastMAPtm Interface
Address Data Control
Function Cell
User I/Os
User I/Os
*Number of tiles varies between devices in family
Conception Grain pais

CAHIER DES CHARGES Acclration des applications orientes flots de donnes Extrapolation aise sur de nouvelles technologies Flexibilit dutilisation maximale Personnalisation aise GRAIN EPAIS Faible surcot
Grain fin
Grain pais Oprateurs ALU, MULT arithmtiques Multiplexeurs
Registres
4. Conception d un circuit programmable: principes

SPECIFICATION circuit
CAO STANDARD
VHDL
(synthse logique,...etc.)
CAO SPECIFIQUE FPGA
LIBRAIRIE DE CELLULES
- spcification - schmas symboles - modles simulation
EDITEUR DE SCHEMA ou DESCRIPTION (machines dtat, quations boolennes,..)
simulation
compilateur synthse ... ... mapping
Placement - Routage Vrifications
simulation post-layout
PROGRAMMATION (fichier ----> programmateur)
TEST
CAO DE FPGA : EXEMPLES
4. Conception d un circuit programmable: prototypage

Battery not included!
Hardware Boards : example
CARTE ALTERA UP-DLP
Plateforme de prototypage : principe
CIRCUITS RECONFIGURABLES
Logique programmable: rsum

1- PRINCIPES et CLASSIFICATION : du PLD au FPGA
SRAM/MOS
2- TECHNOLOGIES: du fusible au switch 3- ARCHITECTURES ET CIRCUITS

du gain fin au grain pais : LUT,CLB, le problme de linterconnexion les principes de la reconfiguration statique et dynamique
4- CONCEPTION : de la description au prototypage Pr. Michel ROBERT logique programmable rapide
Circuits programmables : perspectives
C1
DSP RAM
Bloc FPGA
- complexit croissante (loi de moore) - organisation hirarchique : blocs ddis - bus dinterconnexions ? - outils de CAO HW & SW ?
ARCHITECTURES DES CIRCUITS PROGRAMMABLES : volutions
Architectures multi-processeurs
Exemple : Altera srie Stratix

EP1S120 (2003) Blocs Logiques : Blocs mmoires 512 bits : Blocs mmoires 4Kbits : Blocs Mga RAM : Blocs DSP (MAC + registres +..) : E/S : 114140 1118 520 12 28 1310
Exemple : Altera xxxx EPXA10 re* srie APEX

Maximum System Gates Typical Gates (IEEE) LEs Embedded System Blocks (ESBs) Maximum RAM Bits Maximum User I/O Pins Single-Port SRAM Dual-Port SRAM Total Ram Bits (PLD + Stripe) 1,772,000 1,000,000 38,400 160 521 256 Kbytes 128 Kbytes 3,473,408 327,680
I NSTI TUT DES SCI ENCES DE L' I NGENI EUR DE M ONTPELLI ER UNI VERSI TE
DE ONTPELLI ER I I : SCI ENCES M ET
TECHNI QUES
DU
LANGUEDOC
Logique programmable
Partie1
1- PRINCIPES et CLASSIFICATION 2- TECHNOLOGIES 3- ARCHITECTURES ET CIRCUITS 4- CONCEPTION

Partie 2
5- APPLICATIONS
Pr. Michel ROBERT logique programmable
Complments :
Documents Xilinx
FPGA/ASIC Crossover Changes

s ICs SIC AS mA mm 00m 300 9 m // 3 0nm 90n
Cost
s I S Cs IC A S A m m m 0 0 m 0 2 0 / 2 / m n m 0 1 50n 15 s s ss A A A G A G P P G G F F P P m F m F m 0 m 0m m 0 0 3 3 m // 0 0m 0 m 0 m n 2 0 0n // 2 9 9 m m n n 0 0 5 1 15
FPGAFPGA Cost Advantage Cost FPGA Advantage Cost Advantage ASIC ASIC Cost Advantage Cost Advantage Production Volume
Programmable Logic can offer the Lowest Cost Solution

Development Cost + Device Cost
Decreasing FPGA unit cost pushing crossover point to the right Total cost over time
ASIC Trend
Additional Additional ASIC ASIC costs: costs:

Increasing NRE 18% of projects are cancelled within 5 months
FPGA solution has a lower total cost
58% are late to market which could impact total volumes shipped ASIC cycle is too long for some market windows
Total Units
FPGA Trend
FPGAs were ultimately the most cost-effective solution, allowing us to provide new services year after year. With Xilinx, we were able to protect our initial investment.
- Mr. Yoshiko Chika, Director and Sr. General Manager, DDI Pocket
Source: Current and Emerging Embedded Markets and Opportunities ElectronicMarket Forecasters
XC2000-XC3000
Programmable Logic Evolution Virtex-II Pro

XC4000, Virtex Virtex-II Virtex-II Pro X
System Platform Platform
Device Complexity
Block Logic

FPGA Fabric Block RAM FPGA Fabric Block RAM SelectIO XCITE Technology DCM Embedded Multipliers
Glue Logic
FPGA Fabric Block RAM SelectIO XCITE Technology DCM Embedded Multipliers PowerPC RocketIO
FPGA Fabric
1985
1992
2000
2002
2004
Xilinx Virtex-II Pro FPGA
Setting the Standard in Programmable Logic

Advanced FPGA Logic SelectIO- Ultra Technology Embedded XtremeDSP Functionality
High performance true dual-port RAM
RocketIO and RocketIO X High-speed Serial Transceivers PowerPC Processors 400+ MHz Clock Rate XCITE Digitally Controlled Impedance DCM Digital Clock Management
Virtex-II Pro Memory Hierarchy

Distributed RAM
16x1 16x1 16x1 16x1 16x1 16x1 16x1 16x1
Ultra-High Performance External Memory Interfaces
DRAM
DDR-SDRAM SDR-SDRAM RLDRAM FCRAM FPM EDO
16k x 1 8k x 2 4k x 4 2k x 8/9 1k x 16/18 512 x 32/36 True-Dual Port Synchronous Block RAM
SRAM
ZBT SRAM QDR-SRAM Sigma RAM Synchronous Asynchronous
Over 1 Million Virtex-II Units Shipped!
Virtex-II Device Family
Over 10 Million Virtex (All Virtex, Virtex-E, Virtex-II, Virtex-II Pro) Devices Shipped
The Xilinx IP Solution

Xilinx Intellectual IP Core Center Design Generator Web Property Reuse Portal Software High quality cores, System Solutions, Try IP before you Buy Consultants Functional Everything Customizes from cores building to your needs blocks to Methodology Guide Search over 200 cores simulation Technical Expertise: Xilinx your certified XPERTS Packages IP for reuse advanced Catalogs function your IP, cores enabling designed Design and Reuse Static Download lastest core updates timing simulation Partner Reference Designs Shared via Core Generator or intranet
supported by Xilinx and partners Time-to-Market Advantage!
Intellectual Property
Consultants
www.xilinx.com/ipcenter
Customer Location IP Evaluation IP eCommerce Generator
IP Capture Tool

DE
ET
LIRM

CONCLUSIONS
Pr. M. ROBERT
ISIM MEA2
MONTPELLIER
Points essentiels
Introduction ? 1- Caractristiques gnrales des circuits logiques ? 2- Logiques transistors bipolaires ? 3- Logiques transistors MOS. Logique CMOS ? 4- Autres technologies ? 5- Comparaison des performances ? 6- Circuits intgrs programmables (FPGA) ? 7- Circuits intgrs spcifiques (ASIC)
?
Pr. M. ROBERT
ISIM MEA2
Perspectives...
? Systme
? ? ?
lectronique = Matriel & logiciel
Matriel standard : composants standards, composants programmables (FPGA). Matriel spcifique (ASIC) Technologie reine : CMOS
Evolution: Systmes sur puce raliss partir de composants virtuels ( IP cores )

?
Exemple : tlphone cellulaire
? ?
importante croissante du logiciel petites sries : matriel standard
Contexte industriel : Time to Market

Reuse Cost
ISIM MEA2 3
Pr. M. ROBERT

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INSTITUT DES SCIENCES DE L'INGENIEUR DE MONTPELLIER UNIVERSITE DE MONTPELLIER II : S CIENCES ET TECHNIQUES DU LANGUEDOC

Circuits intgrs logiques

- 2 ETUDE DES LOGIQUES A TRANSISTORS BIPOLAIRES

- 3 ETUDE DES LOGIQUES A TRANSISTORS MOS : circuits CMOS

DU COMPOSANT DISCRET AU CIRCUIT INTEGRE SPECIFIQUE

Circuits intgrs logiques

TD : (modlisation, conception, simulation) + TP FPGA

1- Caractristiques gnrales des circuits logiques

proprits des circuits logiques lment logique idal paramtres lectriques

Rappel : Proprits des circuits logiques

de Boole ? Fonctions logiques de base

Rappel : Proprits des circuits logiques

Nand 2 = 4 transistors And 2 = 6 transistors portes complexes logique multiplexeurs (FPGA)

Reprsentation dun tat logique par une tension analogique

Elment logique idal...

VOHmin VIHmin Indfini : X VILmax VOLmax VIL VIH

entrance (fan-in) et sortance (fan-out)

temps de monte, de descente et de propagation

Historique : du bipolaire au CMOS ...

: Technologie CMOS ...

FPGA, ASICs, Systmes sur Silicium,..

Historique : du bipolaire au CMOS ...

: ralisation d un systme de comptage avec 3 compteurs de

Logique injection de courant

Logique extraction de courant

Exercice : Etudier la mise en cascade de portes

I NSTITUT DES SCIENCES DE L' I NGENIEUR DE MONTPELLIER UNIVERSITE

Circuits intgrs logiques

2- Logiques transistors bipolaires

Structure dune diode jonction

Circuits intgrs logiques

Paramtres Spice (Diode)

Circuits intgrs logiques

2.1 Rappels : Diode Schottky

Jonction mtal - semi-conducteur (n)

Pas deffet de stockage de charges

Structure dun transistor bipolaire

1e-16 100 1 0 0 0 0 0.75 0.33 0 0.75 0.33 0 0.75 0 0 0

Circuits intgrs logiques

VOL ? VCEsat ? 0.21V

Circuits intgrs logiques

2.3 Logiques satures :Logique RTL

Circuits intgrs logiques

Circuits intgrs logiques

2.3- Logique DTL

3.0 2.0 1.0 0.0 -1.0 0.0

R2 5k? VBB = -2V

Circuits intgrs logiques

R3 4k? S=0 Y Q1 R2 5k? VBB = -2V

Circuits intgrs logiques

Logique DTL modifie

Circuits intgrs logiques

dentre dune porte DTL

Circuits intgrs logiques

1) A = 1 courant Ic1 Q2 satur S=0 2) A = 0 courant Ic1 Q2 bloqu S=1

Fonction Nand Logique extraction de courant

Circuits intgrs logiques

Etage dentre : transistor multimetteur Etage de sortie : Totem-pole

5.0 Q1 Q4 4.0 Q2 D1 VOH 3.0 2.0 Q3 1.0

0.0 0.0 V 1.0 V 2.0 IL IH 3.0 4.0 5.0

Circuits intgrs logiques

Circuits intgrs logiques

Circuits intgrs logiques

Logique TTL Standard