Recueil d'exercices de logique squentielle

Les bascules:
1/ : Bascule JK Bascule D. Expliquez comment on peut modifier une bascule JK pour obtenir une bascule D. 2/ Etude dun circuit

D H

Q Q Sortie

A laide dun chronogramme, trouver quelle fonction ralise ce montage ? 3/ Application

On veut que lalarme se dclenche seulement si le signal A passe 1 avant B. O faut-il placer A et B ?

? ?

J Q H K

Alarme

A B Q

4/ Les bascules 1- Tracer les chronogrammes du schma suivant avec des bascules actives sur front montant et t=0 Q1=Q2=0. Donner la fonction du montage. =1

Q1

J H

Q2

Q1

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Logique cble 1/5

5/ Anti rebond Analysons le circuit ci-dessous. Quel est le rle des deux rsistors RA et RB ? Quelle est la fonction ralise par les portes U1 et U2 ? Complter les chronogrammes ci-dessous.

VB VCC RA

U1

&

Init

RB VA

&
U2

VB 1 0 VA 1 0 Init 1 0 / Init 1 0

t t t

Conclure sur le rle des portes U1 et U2.

COMPTEURS-DECOMPTEUR
1/ Compteur asynchrone Raliser un compteur asynchrone modulo 4 (0, 1, 2, 3, 0, 1, 2, 3) avec des bascules D. 2/ Dcompteur asynchrone
Raliser un compteur asynchrone modulo 4 (0, 1, 2, 3, 0, 1, 2, 3) avec des bascules D front montant.

3/ Compteur asynchrone Raliser un compteur asynchrone modulo 3 (1, 2, 3, 1,2,..) avec des bascules D. 4/ Dcompteur asynchrone Raliser un dcompteur asynchrone modulo 4 (3,2,1,0,3,2,1,0,..) avec des bascules D. 4 bis/ Dcompteur asynchrone Quelle modification apporter dans lexercice Compt4 si les bascules sont des bascules JK ?

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Logique cble 2/5

5/ Synthse de compteur 1 : Raliser la synthse dun compteur avec bascules JK sur front montant qui ralise la squence 0 1 2 3 5 7

6/ Compteur-Dcompteur On souhaite raliser un circuit compteur dcompteur cycle complet, permettant de compter ou de dcompter en binaire pur de 0 7. Pour commander le comptage, ou le dcomptage, on utilise un signal D//U qui sera au 0 logique pour compter, et au 1 logique pour dcompter. De plus, on dispose de bascules JK commande sur front montant. 7/ Synthse de compteurs modulo 5 1- Raliser la synthse dun compteur synchrone modulo 5 avec bascules D sur front montant 2 - A partir du chronogramme des sorties des bascules et du signal dhorloge H, dterminer un signal dont la frquence est gale celle du signal H divise par 5. 8/ Diviseur de frquence par 16 puis par 10 1 - On vous demande de gnrer une horloge symtrique de 100 Hz. Vous disposez pour cela dune frquence dhorloge de 1600 Hz et de 6 bascules JK front montant. Il vous faut donc raliser une division par 16 de la frquence. Proposer un schma simple en expliquant votre dmarche. 2 - Vous disposez toujours de la mme horloge et des mmes bascules. On a maintenant besoin dune horloge symtrique de frquence de 160 Hz. Vous devez donc construire un diviseur de frquence par 10. Proposez une solution et la raliser. 9/ Compteur-Comparateur 1/ A laide de compteurs/dcompteurs 191 crer un compteur binaire naturel 8 bits. 2/ A laide de comparateurs 85 crer un comparateur 8 bits. 3/ En utilisant les deux montages prcdents, crer un montage qui permette, suite laction dune commande /Init, de compter partir de zro tant que la valeur (8 bits) en sortie du compteur est infrieure la consigne sur le comparateur. Une fois les deux valeurs gales, le compteur est inhib et seule une nouvelle action sur /Init peut relancer un cycle. Ecrire le schma de ralisation complet.

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Logique cble 3/5

/Init

Consigne Sortie compteur

Les Registres:
1/ Buffer 3bits Faire le schma de ralisation dun registre 3 bits entre parallle sortie parallle base de bascules D actives sur front montant.

2/ Registre dcalage 3 bits

Faire le schma de ralisation dun registre 3 bits entre srie sortie srie et parallle base de bascules D actives sur front montant.

3/ Synthse dun registre dcalage

On se propose de btir un registre dcalage 3 bits base de bascules D actives sur front montant rpondant au cahier des charges suivant. LD/ SH est une entre synchrone de ce registre. Sorties Dcalage vers la droite Chargement parallle

. LD/ SH 0 1

Soit M le mot de 3 bits en entre parallle. Soit Q le mot de 3 bits en sortie. Soit Es lentre srie Un chargement parallle signifie que suite au front significatif sur lhorloge Qi = Mi

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Logique cble 4/5

Un dcalage vers la droite signifie que suite au front significatif sur lhorloge : Qi (n+1) = Qi-1 (n) Donner les quations de chaque entre des bascules notes D0,D1,D2 Proposer un schma de ralisation.

4/ Ralisation dun srialiseur/dsrialiseur

Pour transmettre de linformation entre deux systmes informatiss on utilise la plupart du temps la transmission srie. Dans ce type de transmission, les bits du mot sont transmis les uns la suite des autres au rythme dune horloge. Dans le systme informatis les informations circulent en parallle (tous les bits du mot sont transmis en mme temps), il sera donc ncessaire de faire une transformation parallle/srie (srialisation) lmission et srie/parallle (dsrialisation) la rception. On se propose de faire cette opration sur 8 bits, le bit de poids faible tant transmis en premier. 1/ Etude du dsrialiseur A laide de bascules D, faire le schma de ralisation de cette fonction. 2/ Etude du srialiseur On dsire raliser cette fonction laide dun MUX et d un compteur. Donner les caractristiques de ces composants. Faire le schma de ralisation de cette fonction, le compteur sera base de bascules JK 3/ Gnration et vrification dun bit de parit. On utilise le bit de parit paire comme code dtecteur d erreur. Les donnes sont sur 7 bits et le bit de parit occupera la position B7. Dterminer le bloc de logique combinatoire permettant de gnrer ce bit de parit lmission. Lors de la rception, le bit de parit est recalcul et compar celui reu. Si ils diffrent, un indicateur boolen prendra la valeur vrai. Donner le schma de ralisation.

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