Professional Documents
Culture Documents
n
* &
n
- #
n
(A9$$)
1l vient ) 4
n
* U
n
-
n
. 4
n 9$
(A9$>)
ar extension ) 4
n
9$
* U
n 9$
-
n 9$
. 4
n 9 >
+e qui donne ) 4
n
* U
n
-
n
.U
n 9$
-
n
.
n 9$
. 4
n 9 >
En gnralisant, on obtient avec un additionneur binaire n tages )
4
n
* U
n
-
n
.U
n9$
-
n
.
n9$
.U
n9>
-...-
n
.
n9$
...
>
.
$
.U
'
-
n
.
n9$
...
$
.
'
.4
in
(A9$A)
+e rsultat montre que le bit de retenue transmis un tage n est une fonction
logique des bits additionner d'ordre infrieur ou gal n (&', &$, ... , &n, #', #$, ... ,
#n) et qu'il peut /tre obtenu par une opration purement combinatoire entre ces bits.
2e terme U
n
est appel gnration car si &
n
et #
n
* $, l'tage n engendre une retenue
quel que soit la retenue provenant des tages prcdents.
2e terme
n
est appel propagation car si &
n
ou #
n
* $, l'tage n propage la retenue
provenant des tages prcdents.
,ne retenue est donc engendre ou propage par l'tage n.
2e terme 4
in
est appel retenue entrante.
2es sommes s'obtiennent aussi en parall"le partir des bits additionner et de la
retenue entrante.
En effet, l'quation (A9@) nous donne )
5
n
* &
n
#n 4
n 9$
5
n
* &
n
. #
n
- &
n
.
#
n
4
n 9$
5
n
* &
n
. #
n
- &
n
. #
n
- &
n
. &
n
- #
n
.
#
n
4
n 9$
5
n
* &
n
- #
n
5
n
* &
n
- #
n
. &
n
- #
n
. &
n
. #
n
4n 9 $
4
n 9$
5
n
*
n
. U
n
4
n 9$
(A9$@)
2e sc!ma de principe d'un additionneur binaire parall"le @ bits propagation de
retenue anticipe est donn figure 1119C. +ette figure montre que sauf pour le premier
A5 B5
)alcul de
A2 B2
)alcul de
A1 B1
)alcul de
AE BE
)alcul de
/5F"5 /2F"2 /1F"1 /EF"E
$
in
)alcul de )alcul de )alcul de )alcul de
$
out
$5 $2 $1 $E
)alcul de )alcul de )alcul de )alcul de
*5 *2 *1 *E
tage, le c!emin logique est le m/me pour toutes les sommes ) calcul de et U, calcul
de 4 et calcul de 5.
-igure III7= *c3ma de principe d2un additionneur binaire 9 bits 1
propagation de retenue anticipe
2.2.=/ $eprsentations sAmboliques d2un additionneur B9bits)
) 5ymbole logique simplifi )
3ombres additionner 4etenue entrante
&A &> &$ &' #A #> #$ #' +in
C
+out
5A 5> 5$ 5'
) 5ymbole 1EEE Q &351
)
4etenue sortante 5omme
&
'
'
Entres &
&
$
&
A A
#
'
'
Entres # #
$
S
#
A
A
' 5
'
5
$
A
5
A
5orties somme
) 4emarques
)
4eport d' entre
+1 +(
4eport de sortie
9 2a lettre est utilise pour dsigner l'opration d'addition
9 2es lettres et S sont employes pour reprsenter les entres @ bits
9 2a lettre sert aussi pour indiquer la somme fournie en sortie
9 2es lettres , S et prescrites dans la norme 1EEE Q &351 et doivent figurer
l'intrieur du prim"tre du symbole
9 2es dsignations ou indications l'extrieur du prim"tre du symbole ne sont
pas normalises et peuvent varier d'un fabricant de circuits intgrs un l'autre
2.2.>/ #6emple d2additionneur binaire parallle 1 propagation de retenue
anticipe
2Dadditionneur I@25>BA (figure 1119I) traite des nombres de quatre bits avec une
retenue entrante +
'
. 1l fournit la somme et une retenue sortante +
@
. 2es retenues sont
calcules en parall"le.
-igure III7> #6emple d2additionneur binaire parallle 1 propagation
de retenue anticipe B%oc. 'e6as)
. . .
2.5/ La soustraction sur des entiers
3ous avons montr prcdemment que le code complment > rend possible
l'utilisation de l'additionneur pour la soustraction car soustraire une oprande revient
additionner son complment > ou encore son complment $ plus $ puisque le
complment > s'obtient en prenant le complment $ et en a?outant $.
2a figure 1119B, donne un exemple de conversion d'un additionneur de @ bits en un
soustracteur de deux nombres
* $
&A &> &$ &' #A #> #$ #' +in
C
+out
5A 5> 5$ 5'
-igur III7? *c3ma de principe d2un soustracteur 9 bits
5/ Les autres -onctions combinatoires logiques
5.1/ Le multiple6age
5.1.1/ $Gle d2un multiple6eur
,n multiplexeur aiguille une information c!oisie dans un groupe de 3 entres et
la dirige vers une sortie. our selectionner cette entre, le multiplexeur reLoit une
adresse code sur n bits.
En gnrale donc, un circuit multiplexeur comporte 3*>
n
entres d'information (en
principe de > $C), n entres d'adresse (en principe de $ @) et une sortie. Suand
l'adresse prend la valeur i, la sortie prend l'tat de l'entre de rang i (figure 1119%).
Entres ( d' information )
A
i
$
>
. . . 3 * >
n
Entres ( d' adresse )
n
Aiguilleur
5ortie
-igure III7@ 4ultiple6age d:une in-ormation
2es multiplexeurs peuvent avoir de nombreuses autres applications que lDaiguillage
proprement dit d'informations comme la synt!"se de fonctions logiques combinatoires,
la conversion parall"le9srie,...
Entres 5ortie
&dresse 1 n f o r m a ti o n
DA D> D$ D' # &
'
Y
'
X X X W D'
' $ X X W D$
$ ' X W D>
$ $ W DA
U + # & DI DC DG D@ DA D> D$ D'
4,C
Y [
avec ) [
5.1.2/ $alisation pratique d2un multiple6eur
5i on dsire raliser un multiplexeur de type @ vers $, on aura donc ) @ entres
d'information (D', D$, D>, DA), > entres d'adresse (&, #) et $ sortie (Y).
5ymboliquement la table de vrit de ce multiplexeur pourrait /tre reprsente
comme suit )
2'quation de la sortie Y est donc ) Y * #. &. D
'
- #. &. D
$
- #. &. D
>
- #. &. D
A
+e qui en pratique donne (figure 1119$')
DA D> D$ D'
#
&
Y
-igure III71E $alisation pratique d2un multiple6eur 9 0ers 1
5.1.5/ $eprsentations sAmboliques du multiple6eur B5 0ers ?)
) 5ymbole logique simplifi )
2e multiplexeur dispose gnralement d'une entre de validation U . ar
exemple, U *$ impose Y*' quelle que soit l'adresse applique et quelle que
soit la valeur prsente sur les entres d'informationM U *', le multiplexeur
dlivre en Y l'tat de l'information prsente sur l'entre adrsse.
Entre de
validation
Entres
dDadresse Entres d' informations
* Y
) 5ymbole 1EEE Q &351 )
E
8,:
E3
5
'
'
5
$ U 'QI
\
5
>
>
1
'
'
1
$
$
1
>
>
1
A
A
1
@
@
1
G
G
1
C
C
1
I
I
5.1.9/ #6emples de circuits multiple6eur
) 2e circuit I@&25$G$ contient $ multiplexeur de B vers $, A entres
d'adresse &, #, +, une entre de validation U active en inverse, B entres
d'information D]'9I^ et deux sorties Y et [ actives en direct et en inverse
respectivement (figure 1119$$).
-igure III711 #6emple de multiple6eur ? 0ers 1 B%oc. 'e6as)
. . .
) 2e circuit I@&25$@I contient @ multiplexeurs de > vers $.
) 2e circuit I@&25$GA contient > multiplexeurs de @ vers $.
5.2/ Le codage
5.2.1/ $Gle d2un codeur
,n codeur ou encore un encodeur se prsente l'origine comme un
convertisseur qui transforme en entre un code de type $ parmi 3*>
n
(un seul bit $
parmi 3 bits) en code binaire sur n bits en sortie. +'est l'inverse du dcodeur (figure
1119$>)
+ode $ parmi 3
A
i
$
>
. . .
3 * >
n
#ncodeur
n
+ode binaire de i
-igure III712 #ncodeur
.outefois, pour viter tout ambigu;t dans le cas oJ plusieurs entres
sont simultanment actives, les constructeurs proposent des encodeurs dits
priorit. Dans ces conditions, l'encodeur dlivre en sortie le code binaire de l'entre de
poids (ou de rang) le plus lev.
5.2.2/ $eprsentation sAmbolique de l2encodeur
5a reprsentation est la m/me que celle d'un dcodeur (avec : Q Y).
4eprsentation qui vaut d'ailleurs pour tout les circuits ralisant des conversions de
codes.
5.2.5/ #6emples de circuits codeur 1 piorit
) 2e circuit I@25$@I contient un codeur priorit Dcimal 9 #+D
) 2e circuit I@&25$@B contient un codeur priorit #inaire B vers A
60
Entres 5orties
0alidation &dresse
U
# & Y
'
Y
$
Y
>
Y
A
N : : N N N N
2 2 2 2 N N N
2 2 N N 2 N N
2 N 2 N N 2 N
2 N N N N N 2
A
5.5/ Le dcodage B / %multiple6age)
5.5.1/ $Gle d2un dcodeur B / dmultiple6eur)
+e type de dcodeur se prsente soit comme un aiguilleur d'information, soit
comme un convertisseur de code. +omme aiguilleur, il transmet l'information prsente
sur une entre vers une sortie c!oisie dans un groupe de 3 sorties (figure 1119$Aa).
Dans ce type de fonction le dcodeur est aussi appel dmultiple6eur. +omme
convertisseur, il transforme un code binaire sur n bits en un code positonn de type $
parmi 3 avec 3*>
n
. Suand l'adresse prend la valeur i, la sortie de rang i est active
(figure 1119$Ab).
&dresse
n
Entre
%codeur
n
&dresse
%multiple6eur
$
>
. . .
. . .
A
i
5orties
3 * >
n $
> . . .
. . .
i
5orties
3 * >
n
( >
n
sorties mais une seule active la fois )
-igure III715 %codeur / %multiple6eur
5.5.2/ $alisation pratique d2un dcodeur
5i on dsire raliser un dcodeur binaire > vers @, on aura ) > entres d'adresse
(&, #), @ sorties (Y
'
, Y
$
, Y
>
, Y
A
) et un signal de validation U .
2a table de vrit pourrait /tre la suivante )
2 * 2oO (bas)
N * Nig! (!aut)
: * irrelevant
(indtermine)
1ci les sorties Y
i
sont activent au niveau bas.
+e qui en pratique donne la figure 1119$@ )
#13Q(+.
$
>
@
R E3
DE8,:
'
U 'QI
>
R E3
#
&
U
Y' Y$ Y> YA
-igure III719 %codeur binaire 2 0ers 9
5i on applique une donne sur l'entre de validation U alors cette donne apparaFt
seulement la ligne d'adresse #&. Dans ce cas de figure, le dcodeur binaire se
transforme en dmultiplexeur.
5.5.5/ $eprsentations sAmboliques du dcodeur / dmultiple6eur B5 0ers ?)
) 5ymbole logique simplifi )
Entre de
validation
Entres
d' adresse
U + # &
C / H ou %4,C
YI YC YG Y@ YA Y> Y$ Y'
: Q Y ) pour la fonction dcodage
D8,: ) pour la fonction dmultiplexage
) 5ymboles 1EEE Q &351 )
ou )
&
'
(
'
&
$
(
$
&
>
(
>
(A
(
@
E
$ (
G
E
>
(
C
(
I
E
A
&
'
(
'
&
$
(
$
&
>
(
>
(
A
(@
E
$ (
G
E
>
(
C
(
I
E
A
) 4emarques )
9 2e libell #13 Q (+. signifie un dcocage de binaire vers octal
9 2es entres de validations sont combines dans une porte E. afin de constituer
un seul signal de validation E3
5.5.9/ #6emples de circuits dcodeur
) 2e circuit I@&25$AB contient un Dcodeur binaire9Dmultiplexeur de type A
vers B, A entres d'adresse &, # ,+ affectes des poids >
>
, >
$
et >
'
, trois
entres de validation (U
$
) active en direct, U
>&
et U
>#
actives en
inverse) et B sorties Y
'
Y
I
actives en inverse correspondant aux B
valeurs
possibles de l'adresse +#&.
(exemple ) &*$, #*' +*$ adresse * $x>
'
- 'x>
$
- $x>
G
* G).
2e dcodeur est valid par le produit U
$
. U
>&
. U
>#
(en logique
positive). +e circuit est prsent figure 1119$G
-igure III71< #6emple de dcodeur binaire 7 dmultiple6eur 5 0ers ?
B%oc 'e6as)
'
S
'
'
* S
'
' ' $
' $ '
$ ' '
$ $ $
) 2e circuit I@&25$A% contient > dcodeurs binaires9Dmultiplexeurs de type
> vers @.
) 2e circuit I@&25$G@ contient $ dcodeur binaire9Dmultiplexeur de type @
vers $C
) 2e circuit I@&25@> contient un dcodeur #+D 9 Dcimal
) 2e circuit I@&25@A contient un dcodeur Excess A 9 Dcimal
) 2e circuit I@&25@@ contient un dcodeur Uray Excess A 9 Dcimal
5.9/ Le transcodage
5.9.1/ $Gle d2un transcodeur
,n transcodeur nDest ni plus ni moins quDun circuit qui transforme un
code (souvent binaire) en un autre code donn. 1l remplit donc la double
fonction de Dcodeur 9 +odeur dont il garde souvent le premier nom.
5.9.2/ #6emple de transcodeur
) 2es plus connus sont les dcodeurs #+D 9 &ffic!eurs I segments comme le
circuit I@25@B.
5.</ La comparaison
5.<.1/ $Gle d2un comparateur
,n comparateur indique si deux quantits sont gales ou diffrentes. 1l sert
prendre une dcision ou engendrer une commande en fonction de l'galit ou de
l'ingalit des informations compares. +e type de circuit en gnrale utilise les
proprits de la fonction (,9Exclusif.
5.<.2/ $alisation pratique d2un comparateur 2 bits
5oient deux nombre > bits et S
a) %tection de / I +
or )
D'oJ la fonction ) * S *
'
S
'
.
$
S
$
(voir figure 1119$C)
$
S$
'
S'
* S
-igure III71= Fonction #galit
b) %tection de /J+
_ S si )
$
_ S
$
&,
$
* S
$
#'
'
_ S
'
or )
'
S
'
'
_ S
'
' ' '
' $ '
$ ' $
$ $ '
'
S
'
*
'
. S
'
D'oJ la fonction ) S *
$
. S
$
-
'
. S
'
.
$
S
$
(voir figure 1119$I)
c) %tection de / K +
Z S si )
$
Z S
$
&,
$
* S
$
#'
'
Z S
'
or )
'
S
'
'
Z S
'
' ' '
' $ $
$ ' '
$ $ '
'
S
'
*
'
. S
'
D'oJ la fonction ) S *
$
. S
$
-
'
. S
'
.
$
S
$
(voir figure 1119$B)
+(8
'
A
Z
ZS
*
*S
_
_S
'
S
A
$
S$
'
S'
_ S
-igure III71> Fonction *upriorit
$
S$
'
S'
Z S
-igure III71? Fonction In-riorit
5.<.5/ $eprsentations sAmboliques d2un comparateur
) 5ymbole logique simplifi )
1nformation 1nformation S
Entre de
validation
A > $ ' SA S> S$ S' U
)&4/
_ S * S Z S
) 5ymboles 1EEE Q &351 )
'
>
A
ZS
*S
_S
S
'
S
$
S
>
S
A
5.<.9/ #6emples de circuits comparateur
) 2e circuit I@25BG contient un comparateur @ bits cascadable sur n bits
grace A entres (ZS, *S, _S). 1lMposs"de @ entres d'information et
S, pas d'entre de validation U , trois sorties S , * S , S activent
en inverse (figure 1119$%)
-igure III71@ #6emple de comparateur 9 bits B%oc. 'e6as)
) 2e circuit I@25CBG contient un comparateur B bits. 1l poss"de B entres
d'informations et S, > entres de validation U
$
et U
>
, deux
sorties * S , S activent en inverse.
5.=/ La gnration de parit
5.=.1/ $Gle du gnrateur de parit
2orsqu'un syst"me communique avec un autre syst"me, des erreurs se produisent
parfois suite des dfaillances de composants, des variations de la tension
d'alimentation ou des perturbations lectriques. Des modes de codage de l'information
ont t imagin pour dtecter une information errone.
2a protection par parit (even parity) consiste a?outer un bit de parit au mot
transmettre (l'information utile) de faLon ce que le nombre de $ du mot total
transmettre (information utile - $ bit de parit) soit pair. 1l existe aussi une protection
par imparit (odd parity) telle que le nombre total de bits $ soit impair.
+e bit de parit est parfois appel bit de parit pair pour traduire une protection par
parit et bit de parit impaire pour traduire une protection par imparit.
Suoi qu'il en soit, l'mission, le gnrateur de parit doit positionner le bit de paritM
la reception, il doit indiquer si le nombre de $ du mot total est pair ou impair. (n en
dduit alors si la transmission est correcte ou non.
2e gnrateur de parit fonctionne donc aussi en contrHleur. +'est pourquoi, l'appelle9
t9on souvent gnrateur9contrHleur de parit (arity c!ec`er generator)
5.=.2/ $alisation pratique d2un gnrateur de parit
2'lment de base de ce dispositf est une porte K(,9ExclusifK. En effet, la sortie
(,9Exclusif vaut ', si les deux entres & et # sont toutes les deux ' ou $M elle vaut
$ si & ou # est $. (n a donc en sortie *$ lorsque le mot &# poss"de un nombre
impair de $. our raliser un gnrateur de parit, le bit de parit peut /tre constitu
par *& # car le mot total &# transmettre prsente tou?ours un nombre pair de $.
& partir de ce principe, on ralise un gnrateur9contrHleur de parit comme suit
(figure 1119$%).
our comprendre son fonctionnement, il est prfrable d'tablir sa table de vrit )
3ombre de $ aux entres
in
out
air ' '
air $ $
1mpair ' $
1mpair $ '
&
#
in
out
-igure III71@ *c3ma de principe du gnrateur7contrGleur de parit
(n en dduit ) 9 5i
in
* ' alors
out
* valeur du bit de parit (paire)
circuit gnrateur de parit
9 5i
in
* bit de parit transmis alors
out
* ' si parit respecte
circuit contrHleur de parit
5ous un forme simplifie, un syst"me de transmission utilisant un gnrateur de
parit et un contrHleur de parit aurait donc la forme suivante (figure 1119>') )
& &
Emetteur
4ecepteur
# #
E
out
E
#it de parit
4
out
4
in
in
Unrateur de parit +ontrHleur de parit
-igure III72E *Astme de transmission utilisant un gnrateur
et un contrGleur de parit
5.=.5/ $eprsentation sAmbolique d2un gnrateur7contrGleur de parit
) 5ymbole logique simplifi )
Entres d' informations
Entre de
validation
& # + D E P U N 1 U
2L
even odd
5.=.9/ #6emples de circuit gnrateur7contrGleur de parit
) 2e circuit I@25$B' contient un gnrateur9contrHleur de parit % bits (parit
paire ou impaire) (voir figure 1119>$).
) 2e circuit I@25>B' contient aussi un gnrateur9contrHleur de parit % bits.
>>>
-igure III721 #6emple de gnrateur7contrGleur de parit B%oc. 'e6as)