Tema 5

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Tema 5.- Memorias.

1. Conceptos bsicos generales.
2. Organizacin de mapas de memorias.
2.1. Objetivos.
2.2. Ejemplo de conexin entre un procesador genrico y la memoria.
2.3. Ejemplo de conexin entre el MC68000 y la memoria.

---***---

Tema 5

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1. Conceptos bsicos generales.

La memoria es la parte de un computador encargada de almacenar la informacin que ste maneja. En ella se guardan
tanto los programas como los datos implicados en la ejecucin de los mismos.

Trminos bsicos que se manejan cuando se trabaja con memorias.

Palabra de memoria.

Unidad mnima de acceso.

Ancho de la palabra de memoria.

Tamao de la palabra de memoria, coincide con el nmero de bits del
bus de datos del chip de memoria.

Celda de memoria.

Corresponde a un bit de la memoria.

Capacidad de una memoria.

Cantidad de informacin que la memoria puede almacenar. Viene
determinado por el tamao del bus de direcciones (AB) y del de datos
(DB) segn la frmula Capacidad = 2
AB
DB bits. Es decir, la memoria
est formada por 2
AB
posiciones de DB bits cada una de ellas.

RAM
2 posiciones
de ancho m bits
n
2 m bits
n
m D -D
m-1 0
A -A
n-1 0
n
Address Bus
Data Bus
n N de posiciones
8 2 = 256 palabras
9

40
8
2 = 512 palabras
10 2 = 1024 palabras = 1 Kpalabras
11 2 = 2 Kpalabras

20 2 = 1024 Kpalabras = 1 Mpalabras

23 2 = 8 Mpalabras

30 2 = 1024 Mpal abras = 1 Gpalabras

2 = 1024 Gpalabras = 1 Tpalabras
9
10
11
20
23
30
40
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Tiempo de escritura.

Tiempo transcurrido desde que la memoria recibe la orden de escritura hasta que son almacenados en la misma.

Tiempo de lectura.

Tiempo transcurrido desde la orden de lectura hasta que la memoria vuelca los datos solicitados en su bus de datos.

Tiempo de acceso.

Media de los dos tiempos de lectura y escritura definidos.


Clasificaciones de las memorias siguiendo distintos criterios.

Segn el acceso a los datos:

De acceso aleatorio.

Se puede acceder directamente a cualquier direccin de memoria. El tiempo de acceso es el mismo para
cualquier direccin de memoria. Ejemplo: la RAM (Random Access Memory).

De acceso secuencial.

Para acceder a una posicin (o direccin) de memoria hay que pasar linealmente por todas las anteriores. El
tiempo de acceso depende de la direccin de la palabra de memoria a la que se acceda. Ejemplo: cinta
magntica.

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Segn las operaciones permitidas sobre la memoria:

De slo lectura.

En estas memorias slo estn permitidas operaciones de lectura. Ejemplo: ROM (Read Only Memory), PROM
(Programmable ROM), EPROM (Erasable Programmable ROM), EEPROM (Electrically-erasable
Programmable ROM).

De lectura y escritura.

Pueden ser ledas y escritas. Ejemplo: RAM.

Segn el tipo de lectura:

De lectura destructiva.

Al leer el contenido de una posicin de memoria, la informacin almacenada desaparece. Se precisa una
regeneracin del contenido, despus de cada lectura.

De lectura no destructiva.

La lectura no provoca la prdida de la informacin almacenada. Casi totalidad de las memorias centrales
modernas pertenecen a este grupo.

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Segn la estabilidad de la informacin almacenada:

Voltiles.

La informacin almacenada en la memoria se pierde al cortar la alimentacin. Ejemplo: RAM.

No voltiles.

Retienen la informacin an sin alimentacin, el contenido es memorizado sin consumo energtico. Ejemplo:
ROM.


Segn la tecnologa de las celdas de memoria:

Estticas (SRAM).

Esta memoria no necesita ser restaurada, lo que la hace ms rpida; pero es tambin ms costosa que la DRAM.
Cada celda de memoria se basa en un biestable.

Dinmicas (DRAM).

Esta memoria necesita ser restaurada millares de veces por segundo para no perder su contenido. Cada celda de
memoria se basa en un condensador.

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Segn el soporte fsico de almacenamiento:

Elctrico.

Memorias de semiconductores estticas (biestables) y dinmicas (condensadores).

Magntico.

Disquetes.

ptico.

CD y DVD.

Mecnico.

Tarjetas perforadas.

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Jerarqua de memorias.

Las memorias se pueden clasificar siguiendo una jerarqua de capacidades crecientes y velocidades decrecientes.

Registros:

Son internos a la CPU, de baja capacidad y acceso rpido. Capacidad: bytes.

Cach:

Memoria de pequea capacidad y muy alta velocidad dedicada a que el procesador pueda trabajar a la mxima velocidad
sin necesidad de pedir informacin constantemente a la memoria principal. Su contenido es copia de una parte de la
memoria principal. Capacidad: Kilobytes.

Memoria principal (o interna):

Formada por la asociacin de chips de RAM y ROM, segn la capacidad de almacenamiento requerida por el sistema.
Capacidad: Megabytes o pocos Gigabytes.

Memoria secundaria (o perifrica):

Almacenamiento auxiliar en dispositivos perifricos, de elevada capacidad y baja velocidad de acceso (millones de veces
inferior a la de la primaria). No son imprescindibles como la principal.

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Registros
Cach
CPU
Memoria Principal
Memoria secundaria
(HD, Floppy, CD, Pen Drive...)
V
e
l
o
c
i
d
a
d

y

c
o
s
t
e

d
e
c
r
e
c
i
e
n
t
e
C
a
p
a
c
i
d
a
d

c
r
e
c
i
e
n
t
e



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2. Organizacin de mapas de memorias.

Entendemos por mapa de memoria la organizacin de las distintas unidades de memoria (chips) en el espacio de
direccionamiento de un procesador.

2.1. Objetivos.

Objetivos del diseo de un mapa de memoria:

a) Adaptacin al ancho de palabra del procesador (bus de datos).

b) Adaptacin el espacio direccionable por el procesador (bus de direcciones).


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Adaptacin al ancho del bus de datos.

El ancho de los datos que salen y entran de la memoria ha de coincidir con el tamao del bus de datos del procesador (K).

Si el ancho del bus de datos de los chips de memoria es superior a K bits, slo utilizaremos K lneas de dicho bus.

Si el ancho del bus de datos de los chips de memoria es K bits, no tendremos problema, se conectarn directamente las
lneas de datos del chip con las del microprocesador.

Si el ancho del bus de datos de los chips de memoria es inferior a K bits, tendremos que utilizar varios chips para
conectarlos en paralelo al bus de datos del microprocesador.

Ejemplo: el bus de datos del microprocesador de 8 bits y el de los chips de memoria de 4 bits. Ser necesario utilizar dos
chips de memoria para completar una palabra del microprocesador.

RAM
2K 4b
4
D7-D4
RAM
2K 4b
D3-D0
4
A10-A0
11 11
RAM
2K 8b
8
D7-D0
A10-A0
11


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Adaptacin al ancho del bus de direcciones. Proporcionar el espacio direccionable por el microprocesador.

Si el ancho del bus de direcciones del procesador es M, el espacio direccionable ser 2
M
posiciones de memoria.

Ejemplo: el bus de direcciones del microprocesador es de 12 bits (A
11
-A
0
), es decir, un espacio de 2
12
(= 4K posiciones).
Chips de memoria de 2K posiciones. Ser necesario utilizar dos chips.

RAM
2K 4b
4
RAM
2K 4b
D3-D0 4
A10-A0
11
11
RAM
4K 4b
4 D3-D0
A11-A0
12
D3-D0
A11
A11
4
D3-D0

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2.2. Ejemplo de conexin entre un procesador genrico y la memoria.


Hay que conectar las lneas de direccin, las de datos y las de control.

RAM
64K 8b
64KB
8
D7-D0
A15-A0
16
CPU
Bus de control
Bus de direcci ones
Bus de datos


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El nmero de lneas de direccin de cada chip depende de su tamao:

Chips 1 y 2: 16 K posiciones -> 14 lneas de direccin = A
13
-A
0
.
Chips 3 y 4: 8 K posiciones -> 13 lneas de direccin = A
12
-A
0
.
Chips 5, 6, 7 y 8: 4 K posiciones -> 12 lneas de direccin = A
11
-A
0
.

Las lneas ms significativas del bus de direcciones que sale del
procesador seleccionan el chip al que accedemos.

Las lneas menos significativas del bus de direcciones que sale del
procesador seleccionan la posicin de memoria (direccin fsica) dentro
del chip.

Chip 1
ROM
16KB
8
A13-A0
14
D7-D0
__
CS
8
A13-A0
14
D7-D0
__
CS
8
A12-A0
13
D7-D0
__
CS
8
A12-A0
13
D7-D0
__
CS
8
A11-A0
12
D7-D0
__
CS
8
D7-D0
__
CS
Chip 2
RAM
16KB
Chip 3
RAM
8 KB
Chip 4
RAM
8 KB
Chip 5
RAM
4 KB
Chip 6
RAM
4 KB
12
A11-A0
8
A11-A0
12
D7-D0
__
CS
8
D7-D0
__
CS
Chip 7
RAM
4 KB
Chip 8
RAM
4 KB
12
A11-A0
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Chip Tipo Tamao Lneas de
seleccin
Lneas de
direccin
Rango de posiciones
1 ROM 16 KB 2
A15-14
00
14: A13-0
00
11
$0000
$3FFF
2 RAM 16 KB 2
A15-14
01
14: A13-0
00
11
$4000
$7FFF
3 RAM 8 KB 3
A15-13
100
13: A12-0
00
11
$8000
$9FFF
4 RAM 8 KB 3
A15-13
101
13: A12-0
00
11
$A000
$BFFF
5 RAM 4 KB 4
A15-12
1100
12: A11-0
00
11
$C000
$CFFF

6 RAM 4 KB 4
A15-12
1101
12: A11-0
00
11
$D000
$DFFF
7 RAM 4 KB 4
A15-12
1110
12: A11-0
00
11
$E000
$EFFF
8 RAM 4 KB 4
A15-12
1111
12: A11-0
00
11
$F000
$FFFF
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Mapa de memoria del ejemplo.





Lneas de direccin de la CPU Chip al que se accede
A
15
A
14
A
13
A
12
A
11
-A
0

0 0 0...0
1...1
Chip 1
0 1 0...0
1...1
Chip 2
1 0 0 0...0
1...1
Chip 3
1 0 1 0...0
1...1
Chip 4
1 1 0 0 0...0
1...1
Chip 5
1 1 0 1 0...0
1...1
Chip 6

1 1 1 0 0...0
1...1
Chip 7

1 1 1 1 0...0
1...1
Chip 8

Chip 1
ROM
16KB
Chip 2
RAM
16KB
Chip 3
RAM
8 KB
Chip 4
RAM
8 KB
Chip 5
RAM
4 KB
Chip 6
RAM
4 KB
Chip 7
RAM
4 KB
Chip 8
RAM
4 KB
$0000
$3FFF
$4000
$7FFF
$8000
$9FFF
$A000
$BFFF
$C000
$CFFF
$D000
$DFFF
$E000
$EFFF
$F000
$FFFF
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Si el bus de direcciones de la CPU es de n bits y el chip de memoria es de 2
k
posiciones (siendo n>k):

Las k lneas menos significativas del bus de direcciones de la CPU seleccionan la direccin dentro del chip.

Las n-k lneas ms significativas elegirn el chip de memoria al que se accede.

Ejemplos:

La CPU accede a la direccin lgica $80FF La CPU accede a la direccin lgica $7FFF
Direccin Lgica: $80FF
1 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
Chip 3 Direccin fsica $00FF
Lneas de seleccin Lnea s de direccin

Direccin Lgica: $7FFF
0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
Chip 2 Direccin fsica $3FFF
Lneas de seleccin Lneas de direcc in




Tema 5

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Lneas de direccin
A
15
A
14
A
13
A
12
A
11
-A
0
Chip al que se accede
0 0 0...0
1...1
Chip 1
ROM 16 K
0 1 0...0
1...1
Chip 2
RAM 16 K
1 0 0 0...0
1...1
Chip 3
RAM 8 K
1 0 1 0...0
1...1
Chip 4
RAM 8 K
1 1 0 0 0...0
1...1
Chip 5
RAM 4 K
1 1 0 1 0...0
1...1
Chip 6
RAM 4 K
1 1 1 0 0...0
1...1
Chip 7
RAM 4 K
1 1 1 1 0...0
1...1
Chip 8
RAM 4 K

Segn esta tabla obtendramos las siguientes activaciones de los CS:





Slo uno de los CS estar activo en cada acceso a memoria.

___
CS1 = A15 + A14
___ ___
CS2 = A15 + A14
___ ___
CS3 = A15 + A14 + A13
___ ___ ___
CS4 = A15 + A14 + A13
___ ___ ___
CS5 = A15 + A14 + A13 + A12
___ ___ ___ ___
CS6 = A15 + A14 + A13 + A12
___ ___ ___ ___
CS7 = A15 + A14 + A13 + A12
___ ___ ___ ___ ___
CS8 = A15 + A14 + A13 + A12
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Obtencin de los CS mediante decodificadores:

DEC
2:4
A15
A14
1
0
0
1
2
3
___
CS1
___
CS2
DEC
1:2
A13
0
1
___
CS3
___
CS4
DEC
2:4
A13
A12
1
0
0
1
2
3
___
CS5
___
CS6
___
CS7
___
CS8

DEC
4:16
A15
A14
3
2
1
0
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
A13
A12
___
CS1
___
CS2
___
CS3
___
CS4
___
CS5
___
CS6
___
CS7
___
CS8



NOTA: Estos circuitos de decodificacin se basan slo en las lneas de direccin, es necesario incluir la informacin de las
lneas de control.
Tema 5

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Decodificacin total y decodificacin parcial.

Es posible que, con los chips de los que disponemos, no se llene el mapa de memoria completo. En estos casos los mapas de
memoria pueden hacerse de dos maneras diferentes:

Decodificacin total. Cada direccin fsica (posicin de cada chip) es direccionada con una nica direccin lgica. Esta
decodificacin es ms exhaustiva y es necesario tener en cuenta un mayor nmero de lneas de direccin, lo que la hace
ms precisa, complicando la circuitera de decodificacin.

Decodificacin parcial. A una direccin fsica le pueden corresponder diferentes direcciones lgicas. Esta
decodificacin es ms sencilla pero menos precisa.

Supongamos, como ejemplo, que queremos completar un espacio de direcciones de 64 K y disponemos de los siguientes
chips de memoria:


2 chips de 8 K de RAM

1 chip de 16 K de EPROM.

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Con la tcnica de decodificacin total obtendramos el siguiente mapa de memoria:

A
15
A
14
A
13

0
Chip 1
16 K EPROM

0 Chip 2
8 K RAM
0
1
1 Chip 3
8 K RAM
1


32 K LIBRES




Circuito de decodificacin:
DEC
4:16
A15
A14
2
1
0
0
1
2
3
4
5
6
7
A13
___
CS
EPROM
___
CS
RAM1 ___
CS
RAM2

Tema 5

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Otra colocacin:


A
15
A
14
A
13

0
define bloques
de 16 K
X 16 K EPROM 0
define
bloques de
32 K
1 X
0 0
1


SIN CUBRIR
0 8 K RAM
1
1
1 8 K RAM



Con la decodificacin total a cada chip le corresponde un espacio de direcciones cuyo tamao coincide con la capacidad real
del chip.
Tema 5

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Con decodificacin parcial obtendramos el siguiente mapa de memoria:

A
15
A
14

0
define
bloques
de 16 K
Chip 2
8 K RAM

0
1 Chip 3
8 K RAM




1
define
bloques
de 32 K



Chip 1
16 K EPROM





Fsicamente, cada RAM tiene 8K posiciones aunque en el espacio de direcciones ocupa el doble.

Se acceder al chip 2 cuando se acceda a cualquier direccin entre la $0000 y la $3FFF.

Se acceder al chip 3 cuando se acceda a cualquier direccin entre la $4000 y la $7FFF.

Se acceder al chip 1 cuando se acceda a cualquier direccin entre la $8000 y la $FFFF.

Tema 5

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Lneas de direccin
A
15
A
14
A
13


A
12
-A
0


Chip al que se accede
0 0 X 0...0
1...1
Chip 2
8 K RAM
0 1 X 0...0
1...1
Chip 3
8 K RAM
1 X 0...0
1...1
Chip 1
16 K EPROM

Siempre que A
15
-A
14
valgan 00 y 01 se acceder a los chips de RAM 2 y 3 respectivamente, independientemente del valor
de las otras lneas de direccin.

Para direccionar dentro de los 8 K de RAM necesitamos 13 lneas de direccin (A
12
-A
0
). El valor de A
13
no interviene ni a la
hora de seleccionar el chip ni a la hora de elegir una posicin dentro de ese chip.


Siempre que A
15
valga 1 se acceder a la EPROM, independientemente del valor de las otras lneas de direccin.

Para direccionar los 16 K de EPROM necesitamos 14 lneas de direccin (A
13
-A
0
). El valor de A
14
no interviene ni a la hora
de seleccionar el chip ni a la hora de elegir una posicin dentro de ese chip.

Tema 5

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Se simplifica la circuitera de decodificacin, en la que el decodificador pasara a ser 2:4, teniendo como entradas A
15
y A
14
.
Tal como se muestra en la siguiente figura:

DEC
2:4
A15
A14
1
0
0
1
2
3
___
CS
EPROM
___
CS
RAM1
___
CS
RAM2





Se podra conectar directamente #A
15
al CHIP SELECT de la EPROM y usar un decodificador 1:2 con entrada de
habilitacin activa en bajo a la que se conecta A15.

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Si se accede a la direccin $C000 (1100 0000 0000 0000) accederemos al chip de EPROM, a la misma posicin dentro de
este chip que si accedisemos a la direccin $8000 (1000 0000 0000 0000), dado que el valor de A
14
no tiene importancia.
Vemos que dos direcciones lgicas distintas nos llevan a la misma direccin fsica en la EPROM.


La desventaja de este mtodo es que si se ampla la memoria hay que cambiar el circuito entero, mientras que con la
decodificacin total, el aadir un nuevo chip de memoria slo implica conectar el CHIP SELECT de dicho chip a una de las
salidas de decodificador.
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2.3. Ejemplo de conexin entre el MC68000 y la memoria.

Organizacin de la memoria del 68000.

Banco Par Banco Impar




Direcciones
Pares







Direcciones
Impares





Dir fsica i Dir lgica 2i Dir lgica 2i+1
Dir fsica i+1 Dir lgica 2i+2 Dir lgica 2i+3












D
15
- D
8
D
7
- D
0


#UDS

#LDS

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La activacin de uno y/u otro banco depender del tamao y la direccin del dato al que se accede, activndose el banco par
(#UDS) cuando accedemos a un BYTE colocado en direccin par o a un WORD, y el impar (#LDS) cuando accedemos a un
BYTE colocado en direccin impar o a un WORD.

Como ejemplo, supongamos que los bancos implementan un bloque de memoria colocado en la direccin 0. Esta tabla
muestra la relacin entre las direcciones lgicas y las fsicas.


Banco Par Banco Impar
Direccin
dentro del
chip
Direccin del
68000
Direccin
dentro del chip
Direccin del
68000
0 0 0 1
1 2 1 3
2 4 2 5
... ... ... ...
i 2i i 2i + 1
... ... ... ...

Recordemos que si un dato es de tamao WORD, el MSByte estar en la direccin lgica ms baja (2i) y el LSByte en la
ms alta (2i+1), ocupando la misma direccin fsica en ambos bancos.

El acceso a un LONG se divide en dos accesos a memoria, uno para cada WORD de los dos que lo componen.
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Las lneas del MC68000 involucradas en los accesos a memoria son:

Las del bus de direcciones. Indican la direccin a la que queremos acceder. De las 24 lneas que componen el bus de
direcciones interno del MC68000, slo salen al exterior las 23 ms significativas (A
23
- A
1
). A
0
la utiliza internamente el
MC68000 (combinada con el tamao del dato) para generar las seales #UDS y #LDS.

Las del bus de datos. Por sus lneas viajan los datos que se quieren leer o escribir en la memoria.

Las del bus de control.

#AS. Su activacin indica que en el bus de direcciones hay una direccin de memoria vlida a la cual el
microprocesador quiere acceder.

R / #W. Esta seal se pone a 1 si el acceso es de lectura de memoria y a 0 si es de escritura en memoria.

#UDS (Upper Data Strobe). Asociada al trfico por la mitad alta del bus de datos. Se activa si se accede a un BYTE
cuya direccin es par o un WORD.

#LDS (Lower Data Strobe). Asociada al trfico por la mitad baja del bus de datos. Se activa si se accede a un BYTE
cuya direccin es impar o un WORD.

#DTACK. Seal de sincronizacin de la memoria con el MC68000 mediante la cual la memoria indica al MC68000
que la transferencia solicitada ha sido realizada.


Tema 5

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Terminado este repaso, procedemos a exponer un ejemplo:

Implementar un espacio de memoria para el 68000 con las siguientes caractersticas:

Las 320 K primeras posiciones de memoria sern ocupadas por 320 KB de EPROM.
Las ltimas 128 K posiciones de memoria sern ocupadas con 128 KB de RAM.

Disponemos los siguientes tipos de chips, en las cantidades necesarias:

EPROM: 320 Kx8, 256 Kx8, 128 Kx8, 64 Kx8, 32 Kx8 y 16Kx8.
RAM: 128Kx8, 32Kx8.

Todos los chips tienen seal de Chip Select (#CS) activa en bajo. Los chips de RAM tienen, adems, una seal R/W* que
cuando vale 1 indica lectura y cuando vale 0 escritura.

Proceso:

1. Nmero de chips de cada tipo elegido.
2. Distribucin de los chips en el mapa de memoria del 68000.
3. Ecuaciones de los Chip Select.


Tema 5

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1. Nmero de chips de cada tipo elegido.

Se trata de tomar el menor nmero de chips posibles.

Para la EPROM habra que completar dos bancos (el par y el impar) de 160 KB cada uno. Para ello elegimos 1 chip
de 128 KB y otro de 32 KB para cada banco. Por lo tanto, para implementar la EPROM necesitamos 2 chips de 128 KB y
otros 2 de 32 KB.

Para la RAM habra que completar dos bancos de 64 KB cada uno. Para ello elegimos 2 chips de 32 KB para cada
banco. Por lo tanto, para implementar la RAM necesitamos 4 chips de 32 KB.

Tema 5

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2. Distribucin de los chips en el mapa de memoria del 68000.

Se trata de determinar cmo se organizan los chips elegidos para cubrir el espacio de memoria solicitado en el
enunciado del problema. La distribucin final se obtiene de la siguiente tabla:


Chips Tipo Tamao Lneas de
seleccin
Lneas de
direccin
Rango de posiciones
1 y 2 EPROM 128 KB 6
A23-18
0000 00
17: A17-1
00
11
$000000
$03FFFF
3 y 4 EPROM 32 KB 8
A23-16
0000 0100
15: A15-1
00
11
$040000
$04FFFF

7 y 8 RAM 32 KB 8
A23-16
1111 1111
15: A15-1
00
11
$FF0000
$FFFFFF
5 y 6 RAM 32 KB 8
A23-16
1111 1110
15: A15-1
00
11
$FE000
$FEFFFF


Esta tabla nos lleva a los siguientes mapas de memoria.
Tema 5

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EPROM
Banco Par Banco Impar


$ 000000


Chip 1

EPROM

128 KB






Chip 2

EPROM

128 KB










$ 03FFFF
$ 040000
Chip 3

EPROM

32 KB


Chip 4

EPROM

32 KB







$ 04FFFF

D
15
- D
8
D
7
- D
0


#UDS

#LDS


Tema 5

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RAM


Banco Par Banco Impar



$ FE0000
Chip 5

RAM

32 KB


Chip 6

RAM

32 KB






$ FEFFFF
$ FF0000
Chip 7

RAM

32 KB


Chip 8

RAM

32 KB







$ FFFFFF

D
15
- D
8


D
7
- D
0



#UDS

#LDS


Tema 5

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3. Ecuaciones de los Chip Select.

En este apartado obtenemos las ecuaciones de las seales que habilitan los distintos chips.

___ ____ __ ___
CS1 = A23 + A22 + A21 + A20 + A19 + A18 + R/W + AS + UDS
___ ____ __ ___
CS2 = A23 + A22 + A21 + A20 + A19 + A18 + R/W + AS + LDS
___ ____ __ ___
CS1 = A23 + A22 + A21 + A20 + A19 + A18 + R/W + AS + UDS
___ ___ ____ __ ___
CS3 = A23 + A22 + A21 + A20 + A19 + A18 + A17 + A16 + R/W + AS + UDS
___ ___ ____ __ ___
CS4 = A23 + A22 + A21 + A20 + A19 + A18 + A17 + A16 + R/W + AS + LDS
___ ___ ___ ___ ___ ___ ___ ___ __ ___
CS5 = A23 + A22 + A21 + A20 + A19 + A18 + A17 + A16 + AS + UDS
___ ___ ___ ___ ___ ___ ___ ___ __ ___
CS6 = A23 + A22 + A21 + A20 + A19 + A18 + A17 + A16 + AS + LDS
___ ___ ___ ___ ___ ___ ___ ___ ___ __ ___
CS7 = A23 + A22 + A21 + A20 + A19 + A18 + A17 + A16 + AS + UDS
___ ___ ___ ___ ___ ___ ___ ___ ___ __ ___
CS7 = A23 + A22 + A21 + A20 + A19 + A18 + A17 + A16 + AS + LDS
Este sumando imposibilita el acceso a la EPROM para
escribir, que provocara una colisin en el bus de datos.