Mosfet

CARACTERISATION
ET MODELISATION
DES
TRANSISTORS CMOS DES TECHNOLOGIES 50nm
`
ET EN DEC
A
Kruno Romanjek
To cite this version:
Kruno Romanjek. CARACTERISATION

ET MODELISATION
DES TRANSISTORS CMOS
`
DES TECHNOLOGIES 50nm ET EN DEC
A. Engineering Sciences [physics]. Institut National
Polytechnique de Grenoble - INPG, 2004. French. <tel-00460563>
HAL Id: tel-00460563

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INSTITUT NATIONAL POLYTECHNIQUE DE GRENOBLE

N attribu par la bibliothque
/_/_/_/_/_/_/_/_/_/_/
THESE
pour obtenir le grade de
DOCTEUR DE L'INPG
Spcialit : PHYSIQUE DES COMPOSANTS
dans le cadre de la formation Microelectronique
prpare l'Institut de Microlectronique, Electromagntisme et photonique
dans le cadre de l'Ecole Doctorale "lectronique, lectrotechnique, Automatique,
Tlcommunications, Signal"
prsente et soutenue publiquement par
Krunoslav ROMANJEK
Le Mardi 9 Novembre 2004
Titre:
CARACTRISATION ET MODLISATION DES TRANSISTORS CMOS DES

TECHNOLOGIES 50nm ET EN DE
Directeur de thse:
Grard GHIBAUDO
'
JURY
M. Francis BALESTRA
M. Cor CLAEYS
M. Pascal MASSON
M. Thomas ERNST
M. Frdric BUF
M. Grard GHIBAUDO
Prsident
Rapporteur
Rapporteur
Examinateur
Examinateur
Directeur de thse
INSTITUT NATIONAL POLYTECHNIQUE DE GRENOBLE

N attribu par la bibliothque
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DOCTEUR DE L'INPG
Spcialit : PHYSIQUE DES COMPOSANTS
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prpare l'Institut de Microlectronique, Electromagntisme et photonique
dans le cadre de l'Ecole Doctorale "lectronique, lectrotechnique, Automatique,
Tlcommunications, Signal"
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Krunoslav ROMANJEK
Le Mardi 9 Novembre 2004
Titre:
CARACTRISATION ET MODLISATION DES TRANSISTORS CMOS DES

TECHNOLOGIES 50nm ET EN DE
Directeur de thse:
Grard GHIBAUDO
'
JURY
M. Francis BALESTRA
M. Cor CLAEYS
M. Pascal MASSON
M. Thomas ERNST
M. Frdric BUF
M. Grard GHIBAUDO
Prsident
Rapporteur
Rapporteur
Examinateur
Examinateur
Directeur de thse
A mes parents,
Hvala za sve
Table des matires

Introduction
10
Chapitre I : Le transistor MOS
12
I.1 Introduction
13
I.2 Principe de fonctionnement dun transistor MOS
13
I.2.1 Notion de potentiel de bandes plates
15
I.2.2 Calcul des charges dans le substrat
16
I.3 Rgimes de fonctionnement dun transistor MOS et quations

de base
I.3.1 Calcul du courant de drain en rgime ohmique
19
19
I.3.1 a) Cas de la forte inversion
19
I.3.1 b) Cas de la faible inversion
20
I.3.2 Calcul du courant de drain en rgime de saturation
21
I.3.3 Notion de tension de seuil
23
I.3.3 a) La tension de seuil courant constant Vtcc
23
I.3.3 b) La tension de seuil courant extrapole Vt,ext
23
I.3.3 c) La tension de seuil de charge Vtch
24
I.3.4 Notion de mobilit
24
I.3.4 a) Collisions sur les phonons
25
I.3.4 b) Collisions sur les centres coulombiens
25
I.3.4 c) Collisions sur la rugosit de surface
25
I.3.4 d) Synthse
26
I.4 Effets de la miniaturisation des MOSFETs
27
I.4.1 Origine des effets de canaux courts
28
I.4.2 Effet du champ lectrique sur la mobilit
29
I.4.3 Effet de la rsistance srie source - drain
30
I.4.4 Influence des zones de dpltion de source et de drain
31
I.4.4 a) Partage de charge
31
I.4.4 b) Effet de canal troit
33
I.4.5 Effet DIBL
34
I.4.6 Perage
36
I.4.7 Effets de porteurs chauds
37
I.5 Solutions technologiques
38
I.5.1 Siliciuration source et drain
38
I.5.2 Extensions LDD
39
I.5.3 Poches de surdopage
40
I.5.4 Synthse
41
I.6 Mthode Fonction Y dextraction de paramtres

I.6.1 tat de lart
42
43
I.6.1 a) Mthode Shit&Ratio
43
I.6.1 b) Mthode McLarty
45
I.6.1 c) Mthode Hamer
47
I.6.2 Mthode Fonction Y
49
I.6.2 a) Dfinition de la fonction Y
49
I.6.2 b) Tension de seuil
51
I.6.2 c) Facteurs dattnuation de mobilit et rsistance srie source-drain
52
I.6.2 d) Longueur de grille effective
54
I.6.2 e) Mobilit bas champ
55
I.6.2 f) Itration de la fonction Y
56
I.6.2 g) Comparaison modle dextraction - mesures
57
I.6.2 h) Rgime de saturation
57
I.6.2 i) Conclusion intermdiaire sur la mthode Fonction Y
61
I.7 Conclusion
Chapitre II : Caractrisation lectrique de MOSFETs sub0,1m base de mesures courant-tension
62
64
II.1 Introduction
65
II.2 Transistors ultracourts oxyde ultrafin
65
II.2.1 Dispositifs tudis

II.2.1 a) Description des transistors du lot GRI
66
66
II.2.1 b) Description des transistors du lot MDX
67
II.2.1 c) Description des transistors du lot HKC
68
II.2.1 d) Rcapitulatif
69
II.2.2 Partition du courant de grille
70
II.2.2 a) Coefficients de partition du courant de grille d et s
71
II.2.2 b) Extraction de d,s en rgime ohmique : mthode gd-gs
73
II.2.2 c) Extraction de d,s en rgime ohmique : mthode Direct Reverse
79
II.2.2 d) Extraction de d et s quelque soit la tension de drain
82
II.2.2 e) Modle de partition du courant de grille
85
II.2.2 f) Conclusion sur la partition du courant de grille
91
II.2.3 Rsultats exprimentaux
91
II.2.3 a) Principaux rsultats sur le lot GRI
91
II.2.3 b) Principaux rsultats sur le lot MDX
99
II.2.3 c) Principaux rsultats sur le lot HKC
103
II.2.3 d) Comparaison des lots GRI , MDX et HKC
109
II.3 Transistors ultracourts nMOS Si:C

113
113
II.3.1 a) Description des transistors du lot A
113
II.3.1 b) Description des transistors du lot B
115
II.3.1 d) Rcapitulatif
115
116
II.3.2 a) Principaux rsultats sur le lot A
116
II.3.2 b) Effets des poches de surdopage.
124
II.3.2 c) Principaux rsultats sur le lot B
129
II.3.2 d) Conclusion intermdiaire sur les nMOS Si:C
137
II.4 Transistors ultracourts pMOS SiGe

138
139
II.4.1 a) Description des transistors des lot et
139
II.4.1 b) Rcapitulatif
140
141
II.4.2 a) Principaux rsultats sur le lot
141
II.4.2 b) Principaux rsultats sur le lot
147
II.4.2 c) Conclusion intermdiaire sur les pMOS SiGe
II.5 Conclusion
Chapitre III : Mthode Split C-V canaux courts
149
151
154
III.1 Introduction
155
III.2 Prsentation de la mthode Split C-V canaux courts
155
III.2.1 Mthode Split C-V classique
156
III.2.2 Mthode Split C-V canaux courts
159
III.2.2 a) Mesures brutes
159
III.2.2 b) Capacits doverlap
160
III.2.2 c) Extraction de la longueur de grille effective
162
III.2.2 d) Correction de la capacit Cov,canal
163
III.2.2 e) Correction de la rsistance srie source-drain Rsd
165
III.2.2 f) Comparaison avec la mthode Fonction Y
165
III.3 Rsultats sur les pMOS SiGe
166
III.3.1 tude de la mobilit effective pour le lot
167
III.3.2 tude basse temprature
170
III.3.2 a) Mesures de la mobilit effective basse temprature
170
III.3.2 b) Modlisation du comportement en temprature de dfauts
172
III.3.3 Conclusion sur les pMOS SiGe

III.4 Rsultats sur les nMOS Si:C
174
174
III.4.1 tude de la mobilit effective pour le lot B
175
III.4.2 Conclusion sur les nMOS Si:C
176
III.5 Rsultats sur les MOS n et p oxyde ultra fin
177
III.5.1 tude de la mobilit effective pour le lot GRI
177
III.5.2 tude de la mobilit effective pour le lot MDX
180
III.5.3 tude de la mobilit effective pour le lot HKC
181
III.5.4 Comparaison des lots
183
II.6 Conclusion
189
Chapitre IV : Bruit lectrique Basse Frquence
192
IV.1 Introduction
193
IV.2 Rappels sur le bruit lectrique
193
IV.2.1 Rappels de thorie du signal
193
IV.2.2 Sources de bruit dans un transistor MOS
195
IV.2.2 a) Bruit thermique
195
IV.2.2 b) Bruit de grenaille (Shot Noise)
195
IV.2.2 c) Bruit RTS
195
IV.2.2 d) Bruit en 1/f (Flicker Noise)
196
IV.2.3 Rcapitulatif
IV.3 Bruit BF dans les transistors oxyde ultrafin
IV.3.1 Bruit BF du courant de drain
199
199
200
IV.3.1 a) Apparaillage
200
IV.3.1 b) Rsultats exprimentaux et modlisation
201
III.3.2 Bruit BF du courant de grille
206
III.3.3 Synthse
210
IV.4 Bruit BF des transistors pMOS SiGe
210
IV.4.1 Mesures du bruit 1/f canaux courts
211
IV.4.2 Modlisation du bruit 1/f canaux courts
213
IV.4.2 a) Prsentation du modle de bruit 1/f dans les pMOS SiGe
214
IV.4.2 b) Comparaison du modle avec les donnes exprimentales
215
IV.4.3 Conclusion sur le bruit 1/f dans les pMOS SiGe

IV.5 Conclusion
218
219
Conclusion
222
Remerciements
226
Rfrences
228
Publications
234
Annexes
236
Introduction
La technologie CMOS reprsente prs de 90% du march des semi-conducteurs et
poursuit sa route dans la miniaturisation qui amnera lutilisation de dispositifs MOS de
longueur de grille de 40-50nm en 2007-2008 au plan industriel comme lillustre la figure 1.
Figure 1 : volution de la longueur de grille des transistors (d'aprs la feuille de route ITRS 2001)
La rduction de la longueur de grille des transistors MOS est principalement motive

par la volont daugmenter la densit dintgration des transistors sur une puce et par le dsir
daugmenter leurs performances, par exemple en niveau de courant dlivr ou bien en temps
de propagation. Par loi dchelle cette rduction de la longueur de grille entrane des
rductions de paramtres technologiques et lectriques des transistors MOS comme
lpaisseur de loxyde de grille ou bien la tension nominale. Cette miniaturisation globale
entrane aussi des effets
nfastes sur certains paramtres lectriques rgissant le
fonctionnement des transistors MOS. Pour contrecarrer ces effets, plusieurs solutions
technologiques ont t proposes ces dernires annes, soit en optimisant les architectures
existantes, soit en proposant de nouvelles architectures. Afin de quantifier les avantages et les
inconvnients de tels dispositifs ultracourts il est indispensable de pouvoir les caractriser
lectriquement de faon efficace ainsi que de modliser le comportement de leurs paramtres
lectriques avec la rduction des dimensions.
Au cours de cette thse nous nous sommes attach proposer ou amliorer des
mthodes exprimentales et des modles physiques pour caractriser le transport lectrique
pour trois types darchitecture de transistors MOS conus pour des longueurs de grille de
50nm et en de. Il sagit de transistors oxyde ultrafin (1.2nm) fruits dune collaboration
avec STMicroelectronics, de transistors nMOS incorporation de Carbone (Si:C) et de
transistors pMOS htrojonction Silicium-Germanium (SiGe) fruits dune collaboration
avec le CEA-Leti. Nous avons dcid dorganiser ce mmoire en fonction des divers types de
caractrisation lectrique utiliss et non en fonction des diverses architectures de transistors
MOS afin de mettre en avant le travail effectu pour adapter ces mthodes de caractrisation
lectrique et les modles dcrivant le comportement des paramtres extraits par ces mthodes
aux longueurs de grille ultracourtes. Bien sr, pour chaque type de caractrisation lectrique
seront prsents et discuts les rsultats obtenus sur les diffrentes architectures tudies.
10
Le premier chapitre prsentera tout dabord ce quest un transistor MOS effet de

champ, puis dcrira son principe de fonctionnement ainsi que les quations de base rgissant
en terme de courants les diffrents modes de fonctionnement dans lesquels sont utiliss les
transistors MOS. Les effets quentrane la miniaturisation dun transistor MOS sur les
principaux paramtres lectriques conditionnant son fonctionnement seront alors prsents
ainsi que quelques solutions technologiques couramment employes pour des filires 50nm
permettant de limiter certains de ces effets nfastes. Seront ensuite dcrites les principales
procdures dextraction de paramtres bases sur des mesures courant-tension dont la
mthode dite Fonction Y , principale mthode employe lors de cette thse.
Le second chapitre dcrira technologiquement les trois architectures tudies lors de
cette thse ainsi que les rsultats obtenus sur le comportement des principaux paramtres
lectriques, extraits sur ces dispositifs via des mesures courant-tension par la mthode
Fonction Y en fonction de la rduction de la longueur de grille. Nous nous attarderons sur
un paramtre clef, la mobilit des porteurs du canal dinversion, qui rgit le niveau de
transport lectrique d'un transistor MOS. Nous nous apercevrons quil est ncessaire pour
chaque architecture de considrer que la mobilit bas champ peut varier avec la rduction
des dimensions. De plus, nous montrerons dans le cas des transistors oxyde ultrafin quil est
ncessaire de faire une correction sur les mesures de courant de drain afin dextraire
correctement les paramtres lectriques. Pour cela nous proposerons une mthode complte
pour extraire les coefficients de partition gomtrique du courant de grille afin de corriger le
courant de drain des fuites vers la grille. Nous validerons cette mthode en comparant les
rsultats obtenus avec un modle physique bas sur le calcul de la rponse temporelle dune
charge dinversion vers la source, le drain et la grille donnant cette rpartition gomtrique du
courant de grille en fonction des polarisations source, drain et grille.
Le troisime chapitre montrera une optimisation pour les canaux courts de la mthode
Split C-V base sur des mesures capacitives pour pouvoir extraire sparment la longueur de
grille effective et la mobilit effective de ces transistors, tout cela dans le but de comprendre
lorigine physique de la dgradation de mobilit constate au second chapitre sur les trois
architectures aux plus courtes longueurs de grille. Grce cette mthode nous pourrons
comprendre les mcanismes physiques engendrant une dgradation de la mobilit, lorsque
cest le cas, pour chacune de nos architectures. Par exemple, grce lapplication de cette
mthode basse temprature, nous caractriserons les dfauts prsents dans la couche
enterre des transistors pMOS SiGe qui peuvent expliquer en partie la dgradation de la
mobilit aux courtes longueurs de grille de ce type de dispositifs.
Le dernier chapitre sera consacr ltude du bruit lectrique basse frquence pour deux
architectures. Nous montrerons comment ltude du bruit en excs dans les transistors MOS
dit bruit 1/f permet de caractriser la qualit de loxyde de grille et comment il apporte des
informations utiles au transport lectrique des dispositifs. Pour les oxydes ultrafins nous
montrerons que loxyde de grille reste de bonne qualit mme aux plus courtes longueurs de
grille et pour les transistors canal enterr SiGe nous montrerons et modliserons le fait que
leur niveau de bruit 1/f en forte inversion est nettement infrieur celui de transistors de
rfrence canal surfacique et cela mme aux plus courtes longueurs de grille.
Finalement nous conclurons sur les principaux rsultats pour chaque architecture et sur
lintrt de ce type dtudes pour des filires CMOS 50nm et en de.
11
Chapitre I :
Le transistor MOS
12
I.1 : Introduction
Avant toute prsentation de rsultats il est indispensable de rappeler les principes de base
des transistors Mtal-Oxyde-Semiconducteur effet de champ.
Pour cela, une approche simple des quations modlisant le fonctionnement du transistor
MOS sera utilise afin notamment de relier la valeur des paramtres lectriques extraits aux
grandeurs physiques telles que la mobilit, le dopage etc.
Ainsi, le dbut de ce paragraphe sefforcera de prsenter les quations de base dun
transistor MOS dans ses diffrents rgimes de fonctionnement. Tout dabord sera dfini ce
quest un transistor MOS dun point de vue technologique, puis seront poses les quations de
base rgissant son fonctionnement lectrique et cela selon les polarisations appliques sa
structure.
Ensuite, les effets de la miniaturisation des dispositifs sur les paramtres lectriques dun
transistor MOS seront prsents. En effet, la miniaturisation des transistors MOS permet
l'augmentation de la densit d'intgration, la rduction de cots de fabrication, la rduction du
temps de transit des porteurs dans le canal et la rduction de la consommation. Mais la
rduction de la gomtrie des transistors MOS entrane aussi des modifications nfastes de
certains paramtres lectriques dont nous prsenterons les principaux effets.
Pour contrebalancer ces effets nfastes de la miniaturisation seront prsentes certaines
des principales solutions technologiques couramment utilises dans les technologies CMOS les
plus avances.
Pour finir, seront prsentes les diverses mthodes dextraction des paramtres lectriques
dun transistor MOS ainsi que celle utilise principalement dans toutes nos tudes.
I.2 : Principe de fonctionnement dun transistor MOS

Tout dabord, commenons par une approche simple des quations modlisant le
fonctionnement du transistor MOS.
En prambule, dfinissons ce quest le dopage de type N ou P dun cristal de Silicium :
latome de silicium fait parti de la colonne IVA du tableau de Mandeleiv (voir tableau 1) donc il
a 4 lectrons sur son niveau de valence. Si on introduit un atome de la colonne VA, ayant donc
5 lectrons sur son niveau de valence, dans un cristal de silicium cet atome aura tendance
donner au cristal un lectron libre pour se placer en site substitutionnel dun atome de Silicium.
Donc, si on introduit une dose importante datomes de la colonne V dans un cristal de Silicium,
on aura un surplus de la densit dlectrons libres dlectrons par rapport son tat initial. Cest
ce quon appelle doper un substrat et dans ce cas on aura un dopage de type N car on aura
favoris les lectrons (N=charge ngative). De faon symtrique, si on introduit un atome de la
colonne IIIA, ayant donc 3 lectrons sur son niveau de valence, celui-ci aura tendance prendre
au cristal un lectron libre pour se placer en site substitutionnel dun atome de Silicium. On peut
considrer quil a donn une charge virtuelle positive au cristal que lon appelle trou . Ceci
est un dopage de type P (P=charge positive). Pour des raisons de compatibilit technologique,
cest le Bore qui est utilis principalement pour doper positivement un substrat Silicium alors
que ce sont le Phosphore et lArsenic qui sont utiliss habituellement pour le doper
ngativement.
13
Tableau 1: Tableau priodique des lments.
Le principe de fonctionnement dun transistor effet de champ (JFET, MOSFET)

consiste en la possibilit de modifier en surface la concentration et le flux de porteurs entre une
source et un drain par lapplication dune tension sur une lectrode de commande situe en
surface appele grille. Ceci le diffrencie dun transistor bipolaire (BJT) dont la concentration et
le flux des porteurs circulant entre un metteur et un collecteur sont contrls par un courant au
niveau de la base situe entre lmetteur et le collecteur.
Un transistor MOS enrichissement canal N est une structure MOS (Mtal-OxideSemiconducteur) sur un substrat de type P laquelle on adjoint des zones de type N de part et
dautre de la capacit MOS (voir figure 1) de faon pouvoir faire passer un courant dans une
couche dinversion dlectrons forme dans le substrat juste sous loxyde de grille. La capacit
MOS se compose dune premire couche appele grille la plupart du temps en Silicium poly
cristallin trs fortement dope N ou P qui sert de contact lectrique (le M de MOS), dun
oxyde de grille (le O de MOS) gnralement en Silice (SiO2) qui est ralis par oxydation
thermique dun substrat en silicium cristallin (le S de MOS). Ce sera cette capacit MOS qui
contrlera, selon la polarisation quon lui applique, la cration ou non dune couche dinversion
dans le substrat mettant en contact lectrique la source et le drain (voir I.2.2).
Oxyde
Vg
Grille
Source
Vd
Drain
z
tOX
y
x
xj
Canal
n+
Substrat P
Vsub
Figure 1 : Structure schmatique de base du transistor Mtal-Oxyde-Semiconducteur (canal N).
14
Ainsi, le transistor MOS se dcompose en trois parties principales: llectrode de grille,

les lectrodes de source et de drain et le canal de conduction entre ces deux dernieres. La grille
est polarise par la tension Vg, le drain par la tension Vd et la source ainsi que le substrat sont
relis la masse. Les tensions Vg et Vd permettent de contrler le courant qui passe dans le
canal.
Le dopage du canal, la profondeur xj des jonctions source et drain, la largeur Wm et la
longueur Lm sur le masque, lpaisseur tox de loxyde de grille sont les paramtres
caractristiques du transistor. W et L sont les dimensions effectives du canal du transistor.
I.2.1 : Notion de potentiel de bandes plates [Sze'81]

En polarisant la grille un potentiel Vg nul, il ne devrait pas avoir de courbure de bande
linterface Si/SiO2 et dans le cas gnral le potentiel Vg devrait tre gal la diffrence entre le
potentiel de surface s et de celui cre par les charges de dsertion sous la grille :
VG = S
Q SC
C ox
(1)
Mais, dans les oxydes de grille des transistors MOS se trouvent habituellement des
charges, de sorte que mme si le potentiel de grille appliqu est nul il y a une courbure de bande
la surface de semiconducteur. En gnral, ces charges d'origines technologiques sont
positives. La valeur du potentiel de grille qu'il faut appliquer pour contrecarrer l'effet de ces
charges s'appelle le potentiel de bande plate VFB. De plus, ce potentiel de bande plate de la
structure MOS est non seulement reli la densit de charges dans l'oxyde Qox mais aussi la
diffrence des travaux de sortie entre le mtal de grille et le semiconducteur : MS = M S .
L'quation de continuit des potentiels s'crit alors :
VG = V FB + S
QSC
C ox
(2)
QSC tant la charge de la zone dserte sous loxyde de grille, s est le potentiel
linterface Si/SiO2 et Cox la valeur de la capacit MOS.
En annulant le potentiel de surface ( s = 0 ) la tension de bande plate devient :
VFB = MS
Q ox
C ox
(3)
Au plan technologique, la valeur de VFB permet de dduire et de contrler la quantit de

charges fixes prsentes dans les oxydes. Cette valeur de VFB sextrait principalement de mesures
capacitives via la mthode de Maserjian.
Dans les structures MOS relles l'interface oxyde semiconducteur n'est pas parfaite. Le
gap du semiconducteur trs prs de la surface se trouve rempli d'tats localiss identiques aux
tats localiss des semiconducteurs amorphes ou fortement dsordonns. On peut dfinir une
capacit associe la charge des tats d'interface de sorte que :
C SS =
dQ SS
= qN SS
d S
(4)
15
Dans le cas d'une densit d'tats faiblement dpendante de l'nergie et dans

l'approximation d'une statistique de temprature nulle pour les tats localiss (T = 0K) on peut
obtenir le potentiel de grille Vg par :
VG = V FB + S
Qi + Q D + QSS
C ox
(5)
avec Q SS = qN SS S , la charge d'tats d'interface excdentaire.
Figure 2 : Etats d'interfaces localiss et densit d'tats Nss dans un nMOSFET.
Sur la figure 2, est reprsente linterface Si/SiO2 dun MOS rel avec des tats
dinterface rpartis dans le gap du semiconducteur. Ainsi, dans le gap nous auront une densit
dtats non nulle que lon considre au premier ordre comme constante (tats distribus
uniformment dans le gap).
I.2.2 : Calcul des charges dans le substrat [Sze'81]

L'effet de champ consiste modifier la concentration des porteurs au voisinage de
l'interface oxyde/silicium par l'application d'un potentiel lectrique sur la grille qui modifie les
courbures des bandes d'nergie du semiconducteur.
Pour une polarisation positive (rgime d'inversion) ou ngative (rgime d'accumulation)
les bandes prs de l'interface Si/SiO2 sont courbes par effet de champ, ce qui cre une
concentration plus leve la surface du semiconducteur que dans le volume.
Pour un potentiel de grille Vg > 0 on attire les lectrons du semiconducteur prs de la
surface. Pour un potentiel de grille Vg < 0 on attire les trous du semiconducteur prs de la
surface. L'quation de neutralit s'crit : n o + N A = p o , ou N A reprsente les accepteurs
ioniss, n0 et p0 les concentrations intrinsques dlectrons et de trous.
L'quation de Poisson donne l'volution du potentiel dans la structure. La charge dans le
silicium QSC s'obtient dans l'hypothse d'une statistique de Boltzmann, selon :
Q SC
2
12 n
= (2 Si kT ) i2
N A
s
q s
q s
q
e kT 1 + e kT 1 +
kT

12
(6)
o s est le potentiel de surface, ni la concentration intrinsque (ni2=n0+p0) et Si la

permittivit lectrique du Silicium.
16
Figure 3 : Diagrammes de bandes d'nergie dans un nMOSFET.
Sur la figure 3, est reprsente le diagramme de bande de la capacit MOS Vg nul.

Maintenant selon la polarisation que lon appliquera sur la grille ce diagramme va changer. On
peut donc distinguer 3 rgimes:
accumulation : s < 0, Vg < VFB , dans ce cas le potentiel de surface est tel qu'il y
a davantage de porteurs majoritaires (des trous en surface) donc :

p s = po e
qs
kT
(7)
>> p o >> n o
d'o :
Q SC = (2 kTN A ) e
12
qs
(8)
2 kT
dsertion (dpltion) : V g 0 , 0 < s < F . Dans ce cas le potentiel de surface
est tel qu'il y a une dsertion des porteurs majoritaires en surface sans avoir
beaucoup de porteurs minoritaires:
n ( x ) << p( x ) << N A
(9)
d'o :
QSC (2 kTN A )
12
Ce qui nous donne
12
qs
2kT
QSC 2q N A S
(10)
pour la charge de dpltion (ou
dsertion). Elle correspond la charge constante QD distribue entre 0 et xd, o xd

s'appelle la largeur de la zone de dsertion :
xd
Q D = qN A dx = qN A x d = 2q N A S
0
(11)
inversion : Le potentiel de surface est tel qu'il y a un enrichissement de porteurs

minoritaires la surface. Dans le cas n (S ) = p o rsulte S = 2F avec F le
potentiel de Fermi. Donc la charge dans le semiconducteur provenant pour
l'essentiel des porteurs minoritaires scrit :
17
QSC = (2 kTN A )
12
q
ni 2 kTS 2 kTni2
e

NA
NA
12
qS
e 2 kT
(12)
On appelle cette charge la charge d'inversion et on la note Qi. On peut distinguer :

o linversion faible : F < S < 2 F et donc Qi << Q D
o linversion forte : S > 2 F et donc Qi >> Q D
Oxyde
Mtal
Semiconducteur
EC EFm
EFm
Ei
EF
EV
EC
Vg<0
(a)
EFm
Vg>0
Ei
EF
EV
(b)
EC
EC
Ei
EF
EV
Ei
EF
EV
Vg>0
EFm
(c)
(d)
Figure 4 : Diagrammes de bandes d'nergie du systme Mtal-Oxyde-Semiconducteur canal N :

(a) bandes plates, (b) accumulation, (c) dpltion ou faible inversion et
(d) forte inversion [Sze'81].
La figure 4 synthtise les diffrents rgimes et montre le diagramme de bandes pour

chacun deux. Ainsi, en forte inversion se cre une couche de porteurs minoritaires (pour un
NMOS des lectrons) linterface Si/SiO2. Cest dans ce rgime quest principalement utilis le
transistor MOS car cette couche de porteurs minoritaires met lectriquement en contact la
source et le drain. En effet, la source et le drain tant de dopage oppos au substrat leurs
porteurs majoritaires correspondent aux porteurs minoritaires de la couche dinversion. Ainsi, si
on polarise le drain positivement en gardant la source la masse, on va attirer les lectrons de la
couche dinversion vers le drain et comme la charge dinversion doit rester constante sous la
grille, cest la source qui fournira des lectrons en quantit quivalente pour compenser ceux
partis vers le drain. Nous avons donc cr un courant dlectrons de la source vers le drain que
lon peut contrler via la polarisation que lon applique la grille. Nous obtenons donc un
transistor effet de champ comme nous lavions dfini prcdemment (voir I.2).
18
I.3 : Rgimes de fonctionnement dun transistor MOS et

quations de base
Concernant la tension applique au drain nous pouvons distinguer trois rgimes de
fonctionnement : le rgime ohmique, non-ohmique et le rgime de saturation.
I.3.1 : Calcul du courant de drain en rgime ohmique

Nous commenons par le rgime ohmique bien que le rgime principal de fonctionnement
dun transistor MOS soit le rgime de saturation car cest dans ce rgime que sont faites
principalement les mesures courant-tension servant extraire les paramtres lectriques du
transistor MOS (voir I.6).
I.3.1 a) : Cas de la forte inversion
Le rgime ohmique est caractris par de faibles tensions de drain. Dans ce cas, le canal
du transistor se comporte comme une rsistance quasi bidimensionnelle contrle par la tension
de grille. Le courant de drain scrit alors :
Id =
W
eff QiVd
L
(13)
o Qi est la charge absolue dinversion et eff la mobilit effective des porteurs dans le canal.
La mobilit effective dpend de la charge dinversion selon [Ghibaudo 86] :
eff =
o
Q
1+ i
Qc
(14)
o o est la mobilit sous champ lectrique faible, et Qc est la charge critique qui caractrise la
diminution de mobilit aux fortes tensions de grille. Une valeur typique de Qc est 1013 q.cm -2 .
La transconductance du transistor g m = dI d dVg sobtient partir des relations (13) et
(14) et de lquation de neutralit lectrique (conservation de la charge) :
2
Ci
W eff
gm =
C oxVd
L o C ox + C d + C ss + C i
(15)
o Cox, Cd, Css, Ci sont les capacits associes respectivement loxyde de grille, la zone de
dpltion, aux tats dinterface et la couche dinversion. Cette relation dcrit la
transconductance de faon continue de la faible la forte inversion.
Le potentiel de surface dpend peu de la tension de grille en forte inversion. Le courant
sobtient alors avec laide des relations (2) et (3) :
Id =
V g Vt
W
o C oxVd
L 1 + 1 (V g Vt )
(16)
19
o 1 = C ox Qc est le facteur intrinsque de rduction de la mobilit du linteraction entre les

porteurs du canal dinversion et les phonons du rseau cristallin appel premier facteur
dattnuation de mobilit , et Vt est la tension de seuil de charge (voir I.3.3 c)). La
transconductance est donne par :
gm =
o
W
C oxVd
L 1 + 1 (V g Vt ) 2
(17)
Pour des transistors de faible longueur de grille, il faut tenir compte du second facteur
de rduction de la mobilit 2 qui tient compte de la rugosit de surface linterface Si/SiO2.
Dans ce cas, le courant de drain scrit [Hong '87]:
I d = Gm
V g Vt V d 2
1 + 1 (V g Vt Vd 2) + 2 (V g Vt Vd 2 )
W
0 C ox le paramtre de transconductance.
L
La transconductance devient dans ce cas :
Vd
(18)
(19)
avec G m =
g m = G mV d
[1 + (V
1
[1 (V
2
Vt V d 2 )
Vt Vd 2 ) + 2 (V g Vt Vd 2 )
2 2
Les expressions (18) et (19) sont trs importantes car ce sont elles qui servent de base
lextraction des paramtres lectriques du MOSFET.
I.3.1 b) : Cas de la faible inversion
En rgime de faible inversion le courant de drain varie exponentiellement avec Vg et il
est donn par [Grotjohn '84] :
Id =
qA(V g Vt )
W kT
o C d Vd exp
kT
L q
(20)
C ox
C ox + C d + Css
(21)
Avec :
A=
Dans la relation (20) on a tenu compte qu'en faible inversion Q i Q c << 1 , donc la
dpendance de eff avec la charge est ngligeable, la mobilit atteint un plateau de valeur o.
La transconductance varie proportionnellement au courant:
gm =
q
AI d
kT
(22)
Les caractristiques g m I d en fonction de Vg permettent de connatre la densit des tats

dinterface, si la valeur de rapport des capacits, A, est connue.
20
Une estimation de la densit d'tats d'interface Nss peut tre effectue si on calcule
l'inverse de la pente en inversion faible S (en anglais "subthreshold swing") :
VGS
kT C D + C SS
1 +
= 2.3
S =
logI
q
C
DS VDS = const.
ox
(23)
Ce paramtre S a une grande importance car il permet de savoir si une technologie ne

prsente pas trop dtats dinterface, donc il caractrise la qualit de linterface Si/SiO2. Mais
surtout il gouverne (en fonction aussi de la tension de seuil) le courant de drain ltat off ,
c'est--dire tension de grille nulle. Ainsi, une faible valeur du paramtre S permet de garantir
une interface de bonne qualit, ce qui amliore le transport dans la couche dinversion, et
garantit une faible consommation du transistor ltat off pour peu que la tension de seuil
soit bien matrise.
En regardant la formule (23), on se rend compte quil y a une valeur minimale de cette
kT
pente sous le seuil qui vaut S min = 2.3
, ce qui donne environ 60mV par dcade de courant
q
temprature ambiante. Pour des technologies Silicium massif, une valeur satisfaisante pour le
paramtre S est denviron 80mV par dcade.
Id
Log(Id)
Inversion
faible
Vd << Vd,sat
Inversion
forte
effet
dattnuation de
la mobilit
S
Inversion
faible
Vd << Vd,sat
0
Vt
Vg
Inversion
forte
Vt
Vg
Figure 5 : Caractristique Id-Vg en rgime ohmique schmatise en chelle logarithmique (a) et linaire (b).
Au final, la figure 5 montre la variation du courant de drain une polarisation de drain

donne en rgime ohmique en fonction de la tension de grille. Cest ce que lon appelle une
caractristique Id-Vg. Cest partir de ce type de courbes que sont extraits les paramtres
lectriques contrlant le fonctionnement dun MOSFET.
I.3.2 : Calcul du courant de drain en rgime de saturation

Lorsque la tension du drain augmente, la diffrence de potentiel entre le drain et la grille
VDG diminue, en consquence la charge d'inversion diminue lorsqu'on approche du drain. Pour
une valeur de tension de drain Vd,sat V g Vt , le canal proche du drain est pinc et le courant
de drain reste constant avec l'augmentation de la tension de drain. Aprs intgration de la

conductance le long du canal nous obtenons lexpression suivante pour le courant de drain :
21
Vd
I d,sat =
W
1
eff Q i d c G mV d2, sat
L
2
(24)
o Q i = C ox (Vg Vt c ), c tant la diffrence entre les quasi niveaux de Fermi des

lectrons et des trous.
Mais pour des dispositifs courts, le courant de drain ne reste pas constant mais continue
augmenter lgrement avec la polarisation de drain. Cette augmentation est due trois effets du
second ordre [Skotnicki 2000] :
Lloignement du point de pincement par rapport au drain
La rduction de la tension de seuil avec laugmentation de la tension de drain
Leffet davalanche
Le calcul du courant de saturation dans ce cas est assez complexe, nanmoins on peut
lapproximer par :
V d V d , sat
I d , sat (V d ) = I d , sat 1 +
VE
o V E =
(25)
Vd , sat avec 0 = Si x j t ox .
0
ox
Cest dans ce rgime avec Vd=VDD , VDD tant la tension dalimentation du transistor, que
sont gnralement utiliss les transistors MOS, cest ce quon appelle ltat on . Le transistor
MOS se comporte alors comme une source de courant dont lintensit est contrle par une
grille de commande (Vg).
Si on continue augmenter la tension de drain, le champ lectrique longitudinal Ex
deviendra trs important. Les porteurs dans le canal peuvent alors acqurir des nergies
suffisantes pour gnrer des paires lectron-trou par ionisation par impact. A leur tour, les
porteurs gnrs par impact, acclrs par le fort champ, peuvent gnrer des nouvelles paires
lectrons-trous. Ce phnomne d'avalanche conduit une forte et brusque augmentation du
courant de drain.
Id
rgime
ohmique
rgime
de saturation
effet
davalanche
Id,sat
Vg >> Vt
Vd,sat = Vg - Vt
Vd
Figure 6 : Caractristique Id-Vd en forte inversion schmatise.
22
Au final, la figure 6 montre la variation du courant de drain une polarisation de grille

donne en forte inversion en fonction de la tension de drain. Cest ce quon appelle une
caractristique Id-Vd. Cest aussi partir de ce type de courbes que sont extraits certains
paramtres lectriques contrlant le fonctionnement dun MOSFET.
I.3.3 : Notion de tension de seuil

La tension de seuil Vt est la valeur de tension de grille pour une valeur particulire du
potentiel de surface s = 2 F , F reprsentant le potentiel de Fermi. Il y a diffrentes
dfinitions pour Vt et diffrentes mthodes d'extraction de la tension de seuil.
I.3.3 a) : La tension de seuil courant constant Vtcc [Ghibaudo 89a]
Vtcc est la tension de grille pour laquelle le courant de drain en rgime ohmique vaut
W
0.1A . Ce type d'extraction est utilis dans les tudes de fiabilit parce que sa
L
dtermination est rapide et simple.
I.3.3 b) : La tension de seuil courant extrapole Vt,ext [Ghibaudo 89a]
Vt ext est gale la tension de grille extrapole linairement partir du point d'inflexion de
la caractristique Id(Vg) en rgime ohmique au maximum de la transconductance (voir figure
7) :
g m max =
I d max
V g max Vt ,ext
(26)
En utilisant l'quation prcdente on obtient :

I d max = g m max
(V
g max
Vt V d
2)
1 + 1 (V g max Vt Vd 2 ) + 2 (V g max Vt Vd 2 )
1 2 (V g max Vt V d 2)
(27)
d'o :
Vt ,ext = Vt + V d 2
Donc :
1 (V g max Vt Vd 2 )2 + 2 2 (V g max Vt Vd 2)3

1 2 (V g max Vt V d 2)
Si 2 = 0 , Vt ext = Vt + Vd 2 1 (Vgmax Vt Vd 2)
et si 1 = 0 , Vt ext = Vt + Vd 2
(28)
Donc Vt ext est une sous-estimation de Vt partir du moment o le phnomne de

rduction de la mobilit et l'effet parasite de rsistance source - drain ne sont pas ngligeables.
23
gm,max
Id
gm
Id(gm,max)
Vd << Vd,sat
Vt,ext
Vg
Figure 7 : Illustration de la mthode pour extraite la tension de seuil extrapole.
I.3.3 c) : La tension de seuil de charge Vtch

En forte inversion on peut extraire la tension de seuil Vt et le paramtre de
W
transconductance G m = 0 C ox en utilisant les caractristiques I d g m en fonction de Vg en
L
rgime ohmique [Ghibaudo '88] :
Y(Vg )
Gm Vd
(Vg Vt Vd 2)
2
12(Vg Vt Vd 2)
(29)
Si 2 = 0 la fonction Y est donc une droite qui coupe l'axe des abscisses
Vg = Vt ch + Vd 2 d'o Vtch.
Dans le cas des transistors avancs 2 0 et l'extraction devient dlicate, mais des
mthodes d'extraction ont t proposes.
Le paragraphe I.6 prsentera en dtail cette mthode dextraction de paramtres appele
Fonction Y notamment pour extraire la tension de seuil. Cest cette mthode que nous avons
utilise prfrentiellement lors de nos tudes. Nous appellerons donc par la suite dans ce
mmoire tension de seuil la tension de seuil de charge calcule par cette mthode.
I.3.4 : Notion de mobilit

La mobilit traduit l'aptitude des porteurs se dplacer dans la couche dinversion sous
l'effet d'un champ lectrique. Cest un paramtre clef des transistors MOS car cest elle qui
gouverne le niveau du courant de drain polarisation fixe. Une technologie donnant une bonne
mobilit permet dobtenir un bon niveau de courant ce qui est crucial pour des transistors MOS.
Elle dpend de nombreux paramtres : le champ lectrique, lorientation du cristal, le dopage du
substrat ou encore la temprature. Dans ce paragraphe, nous allons passer en revue les
24
principaux effets qui influent sur la mobilit et en particulier, les diffrents mcanismes de
collision qui dtriorent la mobilit des porteurs dans la couche dinversion.
Ces mcanismes de collisions sont nombreux, on peut citer entre autres :
les collisions sur les phonons acoustiques ou optiques
les collisions Coulombiennes
les collisions sur la rugosit de surface
les collisions porteurs-porteurs
les collisions sur les impurets neutres.
Linfluence de ces mcanismes sur la mobilit dpend fortement des conditions
intrinsques et extrieures (dopage, temprature, etc.). Les trois mcanismes de collisions
dominants sont les collisions sur les phonons, coulombiennes et sur les rugosits de surface
[Jeon '89].
I.3.4 a) : Collisions sur les phonons
Ce type de collisions rsulte des vibrations du rseau. Pour une temprature infrieure
100K, on trouve les phonons acoustiques, donnant des collisions quasi-lastiques faible
champ qui conduisent une mobilit linterface de la forme [Sah '72, Jeon '89] :
pha Ninv1/3 T-1
(30)
o Ninv est la concentration de porteurs de la couche dinversion, T la temprature

absolue.
A des tempratures plus leves (100K T 370K), on trouve les phonons optiques. Ils
conduisent lexpression de la mobilit suivante [Sah'72, Jeon'89] :
pho Ninv1/ T-n
(31)
o =3.6 et n=1-1.5, ces deux constantes dpendant essentiellement de lorientation

cristallographique.
I.3.4 b) : Collisions sur les centres coulombiens
Ce mcanisme est d aux sites chargs prs du canal. Dans la plupart des cas, ces charges
sont localises principalement prs de linterface Si/SiO2. Ces collisions coulombiennes
commencent se manifester des tempratures suffisamment basses lorsque les collisions sur
les phonons ne sont pas dominantes. Elles sont importantes en situation de faible inversion,
mais deviennent moins effectives lorsquon passe en forte inversion cause de leffet
dcrantage des charges par les porteurs minoritaires. Lattnuation de la mobilit est donne
par lexpression analytique suivante [Sah '72] :
ccNcs-1T
(32)
o Ncs est la concentration de charges de surface, comprenant la charge fixe de loxyde et la

charge dtats dinterface, plus la charge localise due aux impurets ionises.
I.3.4 c) : Collisions sur la rugosit de surface
25
Les dfauts l'interface Si/SiO2 constituent une importante source de collisions. Ces
collisions sur les rugosits de surface sont indpendantes de la temprature et dominantes pour
les forts champs lectriques. Elles peuvent tre modlises par [Jeon '89] :
sr Eeff-2
(33)
Eeff tant le champ lectrique transversal effectif, donn par [Sun'80]:

E eff =
q ( .Ninv + Ndep)
(34)
si
o q est la charge lectronique, Ninv et Ndep les densits de charge des zones dinversion et de
dpltion, si la permittivit du silicium et une constante (1/2 pour les e- et 1/3 pour les h+).
I.3.4 d) : Synthse
La contribution relative de ces trois mcanismes dpend de la temprature et de la
concentration de porteurs dans le canal. A temprature ambiante et en faible inversion, la
mobilit est contrle par les collisions sur les phonons et par les collisions coulombiennes,
alors quen forte inversion les collisions sur les rugosits de surface sont prpondrantes. A
basse temprature, seuls les deux derniers mcanismes sont significatifs, les collisions sur les
phonons tant minimes et "masques" par les autres mcanismes. La figure 8 rsume tout cela
de faon schmatique.
LOG eff
collisions
Coulombiennes
collisions sur
les rugosits
de surface
4K
77K
300K
collisions sur les phonons
LOG Ninv
Figure 8 : Variations de la mobilit eff en fonction de la concentration de porteurs de la couche
dinversion Ninv pour diffrentes tempratures [Jeon'89].
Un lien peut tre fait entre ces composantes de la mobilit et les facteurs dattnuations de
mobilit dfinis au paragraphe I.3.1 a). On dfinit la mobilit effective en fonction de la tension
de grille en rgime ohmique ainsi :
eff =
1 + 1 (V g Vt ) + 2 (V g Vt )
(35)
avec :
26
1 = 1, 0 +
W
0 C ox R sd
L
(36)
o Rsd est la rsistance srie source-drain (voir I.4.3).

On peut alors dire que le premier facteur dattnuation de mobilit reprsente les
collisions sur les phonons (1,0) et la perte de mobilit dans les accs source et drain et le second
facteur dattnuation de mobilit reprsente les collisions sur les rugosits de surface
linterface Si/SiO2. Le terme 0 est la mobilit bas champ, ce qui veut dire en terme de
caractristique Id-Vg que cest la mobilit des porteurs sous le seuil (dans la partie exponentielle
du courant) ; celle-ci est gnralement considre constante avec la tension de grille et ne
dpends donc principalement que du dopage.
I.4 : Effets de la miniaturisation des MOSFETs
Figure 9 : Diminution de longueur de grille des technologies CMOS (source : ITRS2001).
Depuis des dcennies, le monde de la microlectronique svertue rduire de plus en

plus la dimension des transistors MOS. La technologie d'aujourd'hui permet la ralisation des
transistors MOS avec des canaux ultracourts allant jusqu des longueurs dcananomtriques
(voir figure 9). Parmi les principaux avantages induits par la rduction d'chelle ont peut citer
l'augmentation de la densit d'intgration, la rduction de cots de fabrication, la rduction du
temps de transit des porteurs dans le canal, la rduction de la consommation. Mais la rduction
de la gomtrie des transistors MOS entrane aussi des modifications nfastes de certains
paramtres lectriques parmi lesquels : la diminution de la mobilit, la dpendance de la tension
de seuil avec la longueur de canal, l'augmentation de la conductance de sortie etc.
Des lois de rduction d'chelle ont t proposes afin de minimiser les effets de canaux
courts. Leur but est de garder le mme niveau de champ lectrique interne quelque soit les
dimensions du transistor.
On prsente ci-dessous une mthode qui autorise des facteurs de rductions d'chelle
diffrents ( et ). Cette loi a t propose par Baccarani [Baccarani '84] pour les applications
sub-0.25 m. Ces relations sont rsumes sur le tableau 2 ci-dessous :
27
Paramtre
physique
Dimensions
Potentiels
Expression
Facteur dchelle
W, L, Tox, xj
G, D
Concentrations
dimpurets
Champ
Electrique
Capacits
Puissance
NA, ND
E
Cox, Cj
ID.VDD
1/
1/
2/
/
1/
1/2
Tableau 2: Lois de rduction dchelle daprs Baccarani [Baccarani '84].
De faon gnrale, le tableau 2 montre quil ne suffit pas de diminuer les dimensions
gomtriques du transistor (L et W) mais aussi les dimensions des couches technologiques de
celui-ci : oxyde de grille, jonctions source et drain etc. Par exemple, pour un transistor de
50nm de longueur de grille, loxyde de grille ne doit pas tre plus pais que 1.2nm, ce qui ne
signifie que quelques monocouches de silice. Or une si fine couche disolant va fuir par effet
tunnel et ne jouera plus son rle disolant. Cest pour cela notamment que pour des gnrations
encore plus avances, le changement de la nature de loxyde de grille est envisag pour aller
vers des matriaux haute permittivit lectriques (High K), comme loxyde dHafnium (HfO2)
qui permettront de garantir la mme capacit doxyde mais avec des paisseurs de la couche
doxyde plus grandes afin de limiter les fuites travers loxyde. Ce type de transistors nont pas
fait lobjet dtude de notre part mais il nous semble pertinent de parler de certaines solutions
envisages pour des problmes que notre tude soulvera (voir II.2.2).
I.4.1 : Origine des effets de canaux courts

Afin de comprendre lorigine des effets de canaux courts, nous reprenons ici une tude
propose par T. Nguyen et J. Plummer [Nguyen '81].
L'quation de Poisson, qui donne l'volution du potentiel dans la structure s'exprime par :
si
Ex
Ey
( x, y ) + si
( x, y ) = ( y )
x
y
(37)
La composante verticale du champ lectrique Ex provient principalement de l'lectrode de

grille. La composante latrale Ey du champ lectrique est originaire des jonctions de source et
de drain. On peut associer le premier terme de l'quation une densit de charge de grille qNg et
le deuxime une densit de charges de jonction qNj. La somme de qNg et qNj peut tre
interprte comme la densit de charge totale.
Dans le cas des transistors canaux long, la composante transversale de champ Ey peut
tre nglige. L'quation de Poisson se rsume dans ce cas sa forme unidimensionnelle :
qNg =
(38)
En rduisant les dimensions des transistors, la composante latrale du champ nest plus
ngligeable et le terme qNj ne peut plus tre ignor. La charge nest alors plus contrle
28
uniquement par la grille. Comme la densit de charges de jonction est dpendante des
dimensions du transistor et des polarisations appliques, la tension de seuil dpend galement de
ces grandeurs.
La miniaturisation du canal change la distribution du potentiel qui passe dune
distribution unidimensionnelle une distribution bi-dimensionnelle. On voit donc que
lapproximation du canal graduel faite dans le cas des canaux longs nest plus valable pour les
transistors MOS canaux courts. Par la suite, nous allons dcrire les principales consquences
de cette distribution de potentiel bi-dimensionnelle.
I.4.2 : Effet du champ lectrique sur la mobilit

La mobilit dpend des champs lectriques longitudinal et transversal. C'est dire la
mobilit dpend aussi de la polarisation applique entre le drain et la source ainsi que de celle
applique sur la grille. Plus on rduit les composants, plus l'impact de la composante
longitudinale du champ sur la mobilit augmente.
Pour des tensions Vds faibles on peut ngliger l'effet du champ lectrique longitudinal. Le
champ lectrique transversal confine les lectrons vers l'interface Si/SiO2. Les collisions en
surface dterminent une rduction de la mobilit. Pour dcrire ce phnomne on utilise une
formule empirique :
*n =
no
1 + G (Vg Vt )
(38)
o *n reprsente la mobilit corrige seulement de l'effet de champ transversal, no la valeur

pour des champs transversaux faibles (Vg=Vt) et G un paramtre empirique.
Le champ lectrique longitudinal dtermine une autre rduction de la mobilit. Pour des
valeurs importantes de champ longitudinal on obtient la saturation de vitesse moyenne des
porteurs. Cet effet apparat vers le drain, o le champ atteint les plus grandes valeurs et
augmente avec la rduction de longueur du canal. Pour tenir compte de cet effet on utilise une
relation approche de la vitesse des porteurs avec le champ lectrique longitudinal.
n =
n*
*
1+ n Ey
vs
(39)
o n est la mobilit corrige des effets de champ transversal et longitudinal, v s est la vitesse
moyenne de saturation des porteurs.
Pour des valeurs faibles de E y on obtient n *n et pour Ey important on obtient la
saturation de vitesse des lectrons, c'est dire n v s E y .
Dans une premire approximation on peut crire E y = Vds L , et la relation (39) devient :
n =
no
1 + G (Vg Vt ) + D (Vd Vs )
(40)
o D = no (v s L ) ou bien considr comme un paramtre empirique de la relation (40).

29
I.4.3 : Effet de la rsistance srie source - drain

La rsistance de canal diminue avec la diminution de la longueur de canal. On ne peut
plus ngliger l'effet de rsistance srie ct source et drain Rs et Rd respectivement. Cela conduit
en rgime ohmique une diminution de la tension effective applique entre la source et le drain
du transistor intrinsque (Vd's') par rapport la tension applique aux lectrodes :
Vd's' = Vds (R s + R d )I d
(41)
Donc le courant de drain devient :
G m (Vg Vt )
Id =
Vds
1 + G m (Vg Vt )(R s + R d )
(42)
o G m = (W o C ox ) L .
Vg
Rs
Rd
Vd
Id
Vd
Figure 10 : Schma lectrique quivalent du MOSFET - influence des

rsistances sries de source et de drain
Par comparaison un transistor idal dans les mmes conditions de polarisation, il y a une
diminution de courant de drain. Cet effet est mieux mis en vidence par la diminution de la
conductance de canal par rapport celle du transistor idal :
go =
g 'o
1 + g 'o (R s + R d )
(43)
La conductance de canal est dfinie par : g o = dI d dVds .

Il est donc possible, en rgime ohmique, si on connat la rsistance srie source-drain de
calculer un courant de drain corrig de linfluence de cette rsistance srie :
I d,cor =
I
1
Id
(R s + R d )
Vd
(44)
Cette manipulation nous sera utile lorsque lon calculera la mobilit effective partir de
mesures capacitives pour des transistors ultracourts (voir III.2.2 e)).
30
I.4.4 : Influence des zones de dpltion de source et de drain

Lapproximation du canal graduel nglige les zones de dpltion source et drain Ws et
Wd. Cette condition qui peut scrire Ws+Wd << Lg, nest plus valable lorsque la longueur de
grille Lg diminue et devient du mme ordre de grandeur que Ws et Wd qui sont donnes par :
Wd =
2.s
2.s
.(Vd + Vbi ) et W s =
.Vbi
q.Na
q.Na
o Vbi est la tension interne de jonction donne par: Vbi =
(45)
kT Na.Nd
ln
.
q ni 2
I.4.4 a) : Partage de charge

Une consquence majeure du rapprochement des jonctions source et drain est la perte par
la grille du contrle dune partie des charges situes sa verticale. Cest ce que lon nomme
partage de charge , ses rpercussions sont importantes sur certains paramtres lectriques,
nous discuterons principalement de la tension de seuil de charge.
Un transistor MOS est constitu de deux jonctions de part et d'autre de la grille: la
jonction source-substrat et drain-substrat. On discute le cas d'un transistor canal de type n. Les
jonctions mentionnes sont maintenues bloques par les polarisations appliques. Soit le
substrat est au mme potentiel que la source et seul le potentiel de diffusion Vbi de la jonction en
assure le blocage, soit Vb est ngative par rapport la source (jonction en inverse) pour
amliorer l'isolation lectrique. La tension de drain est positive pour collecter les lectrons du
canal. La jonction drain-substrat voit une chute de potentiel gale Vd-Vb-Vbi. Toute
polarisation en inverse cre une zone de charge d'espace o la densit des porteurs libres est
ngligeable. Plus la polarisation est leve, plus la zone de dsertion s'tend du ct le moins
dop c'est--dire dans le substrat et sous la grille pour ce qui concerne la surface du silicium.
Lorsque les extensions des zones de dsertion de jonction sont de l'ordre de grandeur de la
longueur de grille, la part de la surface du semiconducteur contrle par la grille diminue. La
charge positive du substrat P avant de former la couche d'inversion diminue ce qui se traduit par
une rduction de la tension de seuil.
En rsum, avec la rduction de la longueur de canal, la charge Q n'est plus contrle
seulement par tension de grille, mais une bonne partie est gnre par les tensions appliques
sur le drain et la source.
31
Vg
grille
grille
Vd
L
xj
source
drain
xd
L
ZCE
substrat
ZCE
Charges contrles
par les jonctions : QBJ
Charges contrles
par la grille : QBG
Figure 11 : L'effet de canal court sur la charge de substrat QBT.
La partie de charge QBT contrle par la tension de grille est note QBG et les deux parties
contrles par le drain et la source sont gales et notes QBJ (voir figure 11).
On peut alors crire :
Q BG 1
L'
= 1 +
Q BT 2
L
(46)
Pour des dispositifs canal long, L' L et Q BG = Q BT . A la limite L' L << 1 on obtient :
Q BG = Q BT 2
(47)
Ce qui montre la rduction d'un facteur deux du facteur de substrat (lois d'chelle). Dans
le cas gnral, on utilise le modle trapzodal et la tension de seuil s'crit [Poon'73] :
Vt = VFB + 2 f + K (2 f + Vs )
12
12
x
W
j
1 1 + 2 1
L
x j
o VFB=ms-Qtot/Cox est la tension de bandes plates,

K=
(2 s qN A )1 2
Co
2
W = s
qN A
(48)
12
(Vs + 2 f ) ,
et f est le potentiel de Fermi dont lexpression est :

f =
E i E F k.T Na
ln
=
q
q n i
(49)
En dveloppant en srie la racine carr de l'quation (48), la simplification suivante est

obtenue [Merckel '77] :
Vt = VFB + 2 f + K (2 f + Vs )
12
(1
(Vs + 2 f )1 2 )
(50)
32
1 2
avec B = s
L qN A
12
En diminuant la longueur de grille, la partie de la charge contrle par les jonctions de

source et de drain devient non ngligeable devant celle effectivement contrle par la grille, ce
qui induit une rduction de la tension de seuil. Linfluence de Wd peut galement tre amplifie
quand Vd augmente (voir relation (45)).
1,2
Tension de seuil (V)
1
0,8
W = 10m
tox = 2nm
0,6
0,4
0,2
0
0,01
0,1
10
Longueur de grille (m)

Figure 12 : Exemple d'effet de canal court sur la tension de seuil.
La figure 12 donne un exemple typique de leffet du partage de charge sur la tension de

seuil. Par la suite nous parlerons plus gnrale deffet de canal court ou SCE (Short Channel
Effect) lorsque nous tudierons la variation de la tension de seuil avec la longueur de grille.
I.4.4 b) : Effet de canal troit
En tenant compte de l'effet de la diminution de largeur de canal on obtient une
augmentation de la tension de seuil par l'effet d'accroissement de la charge QB qui se trouve
sous les zones d'isolation en bord du canal (voir figure 13). L'accroissement de la tension de
seuil est directement proportionnelle l'augmentation de l'aire transversale de la zone dserte
(W L ) . Donc l'quation (48) devient [Merckel '77] :
Vt = VFB + 2 f + k (Vs + 2 f )
12
(1
(VS + 2 f )1 2 )1 +
xd
2 W
(51)
33
Vg
Isolation
latrale
Isolation
latrale
grille
W
xd
substrat
xd
xd
Charges contrles
par la grille
Charges supplmentaires
contrles par la grille
Figure 13 : L'effet de canal troit sur la charge contrle par la grille.
Donc, en diminuant la largeur de grille, nous obtenons une augmentation progressive de

la tension de seuil (voir figure 14).
0,5
L = 50nm
tox = 2nm
0,4
0,3
0,2
0,1
0
0,1
10
Largeur de grille (m)

Figure 14 : Exemple d'effet de canal troit sur la tension de seuil.
I.4.5 : Effet DIBL

A forte polarisation de drain (Vd>Vd,sat), un autre phnomne devient important : c'est
l'effet DIBL (pour Drain Induced Barrier Lowering). Il se traduit par une rduction de la hauteur
de barrire source/substrat fort Vd induisant galement une diminution de la tension de seuil. Il
en rsulte une augmentation du courant de drain avec la tension de drain en rgime de
saturation. Leffet dabaissement de la barrire de potentiel induit par le drain a t largement
tudi durant les dernires dcennies [Grotjohn' 84, Deen' 92, Fikry' 94]. Cependant, il est
toujours dactualit en raison de la rduction constante des dimensions des dispositifs.
Dans les MOSFETs canal court, les zones de diffusion de source et de drain sont
proches ce qui entrane une pntration importante du champ lectrique du drain vers la source.
34
La barrire de potentiel la source peut donc tre rduite en raison de cette influence du drain.
La figure 15 illustre ce phnomne [Chamberlain '86]. Limportance de cet effet dpend, bien
sr, de la longueur de canal mais galement de la profondeur de jonction ou encore du dopage.
La consquence de labaissement de la barrire de potentiel de la source est une injection
dlectrons de la source entranant une augmentation du courant de drain.
Dans le modle de Grotjohn et al [Grotjohn '84], il a t tabli que laugmentation du
potentiel de surface, au premier ordre, peut tre relie la polarisation de drain par la relation
s=BVds, o B est le coefficient de DIBL donn par :
B=
si t ox
ox
1 1
L L* pour L<L* et B=0 pour L> L*
(52)
o si et ox sont les permittivits respectives du silicium et de loxyde de grille, est un

paramtre gomtrique, L est la longueur du canal, et L* une longueur du canal en dessous de
laquelle le perage devient apparent.
Figure 15 : Schma de la barrire de potentiel le long du canal [Chamberlain 86].
Le DIBL peut tre aussi modlis au niveau lectrique par une rduction de la tension de
seuil en fonction de la tension applique sur le drain. La relation courante a t propose par
Grotjohn et al. [Grotjohn '84] :
Vt = Vto Vd
(53)
o Vt0 est la tension de seuil pour Vd proche de zro.

Le paramtre est le paramtre de DIBL sont reli au coefficient B par [Jomaah '95] :
=B
C ox + C d
C ox
(54)
Ce modle prsente lavantage de dterminer le paramtre DIBL sans avoir ne

mesurer une tension de seuil, vitant de la sorte les incertitudes dues la dfinition de Vt. Ainsi,
le DIBL est alors caractris par la variation de la tension de seuil selon la relation (53) et pour
le mesurer, il suffit donc de mesurer le dcalage Vt.
Le courant Id est une fonction de Vd et de (VgVt) de la faible jusqu' la forte inversion. Il
est facile de retrouver [Fikry '94] :
35
g d = g do +
I d dVt
= g do + g m
Vt dV d
(55)
o g do est la conductance de sortie en l'absence de DIBL et g m est la transconductance.

Dans la rgion de saturation g do s'annule, et l'quation (55) devient :
g dsat = g msat
(56)
o g msat est la transconductance en rgime de saturation.

L'quation prcdente montre que le rapport de la conductance de sortie la
transconductance en rgime de saturation doit mettre en vidence un plateau, qui permet
d'extraire la valeur de .
Pour illustrer leffet du DIBL sur les caractristiques Id-Vg, il suffit de faire deux mesures,
lune en rgime ohmique (Vd<<Vd,sat) et lautre en saturation (Vd>Vd,sat) :
3
1 .10-3
1.10
4
3.552 10
Vd = 50mV
Courant de drain (A)
4
1 .10-4
1.10
Vd = 1V
-55
1 .10
1.10
0
IDa
6
1 .10-6
1.10
0
IDb
9
IDa
1.10
. -77
9 1 10
IDb
8
1 .10-8
1.10
L=50nm
L=1m
9
1 .10-9
1.10
10
1.10
10
10 1 .10 -10
0.1
0,1
0.2
0,2
0.3
0,3
0.4
0,4
0.5
0,5
Vgd
0.6
0,6
0.7
0,7
0.8
0,8
0.9
0,9
0.99
Tension de grille (V)

Figure 16 : Courant de drain en fonction de la tension de grille pour un transistor long (L=1m) et
un transistor ultracourt (L=50nm) faible (50mV) et forte (1V) polarisation de drain.
La figure 16 montre bien que pour un transistor court, la tension de seuil est plus faible
forte qu faible polarisation de drain, donc si on se place une valeur de Vg fixe, le DIBL
entrane une hausse du courant.
I.4.6 : Perage
Pour des tensions de drain leves, les zones de dpltion de part et dautre du canal
peuvent se toucher, dans ce cas Ws + Wd = Lg. Cette situation extrme porte le nom de perage
(punchthrough en anglais). Les porteurs majoritaires de la source (les lectrons dans le cas dun
transistor MOS de type N) peuvent tre injects directement dans le canal entirement dplt et
collects par le drain.
Le phnomne est essentiellement li la hauteur de la barrire de potentiel entre la
source et le drain travers le volume du substrat. Il est fortement dpendant de l'extension des
rgions de dpltion sous le canal. Le punchthrough peut tre minimis par un dopage adquat
36
du canal susceptible de favoriser l'augmentation de la barrire de potentiel source substrat, par

exemple par une implantation de canal rtrograde, ou en laborant une technologie ground
plane [Skotnicki '96]. Le punchthrough est essentiellement un courant de diffusion qui prend la
forme gnrale suivante [Hsu '83, Skotnicki '88] :
qV d
q ( b + Vb )
1
exp
I PT = I o exp
kT
kT
(57)
o b est la barrire de potentiel interne source substrat, Io une constante caractristique du

courant inverse de saturation de la jonction source substrat.
I.4.7 : Effets de porteurs chauds [Chung 90]

Les porteurs acquirent de l'nergie grce au champ lectrique et en dissipent une partie
au rseau cristallin par des collisions sur les phonons acoustiques et optiques. Lorsque le champ
lectrique longitudinal augmente, les porteurs gagnent plus d'nergie qu'ils n'en dissipent. En
utilisant une distribution Maxwellienne, on peut dire que Tp > Tr , o T p est la temprature
correspondant aux porteurs et Tr la temprature thermique du rseau. Donc, sous l'action du
champ lectrique longitudinal les porteurs peuvent devenir des porteurs "chauds".
Le champ lectrique et ainsi les effets des porteurs chauds seraient plus grands avec
l'augmentation de potentiel entre drain et source et/ou avec la rduction du canal.
Une des consquences principales des effets de porteurs chauds est la gnration de paires
lectron-trou (voir figure 17). Ce phnomne se produit lorsque les lectrons ou les trous ont
une nergie suffisante pour ioniser par impact les atomes du rseau. Nous pouvons distinguer
deux stades d'ionisation par impact. L'ionisation primaire dont les porteurs du canal sont
responsables : les trous gnrs vont constituer le courant de substrat alors que les lectrons
seront collects par le drain (dans le cas d'un nMOSFET). Et l'ionisation secondaire pour
laquelle une partie des porteurs crs par ionisation primaire constitue la source de cette
ionisation secondaire. Un courant de grille en est issu.
Vg
Vs
Vd
n+
n+
P
Vb < 0
Ig
eh+
eIo n isa tio n

p rim aire
h+
Isu b
Io n is atio n
se co n d a ire
Figure 17 : Diagramme illustrant les mcanismes d'ionisation par impact dans un MOSFET.
37
La comprhension des mcanismes d'ionisation par impact est ncessaire pour valuer les
situations de dgradation maximale due aux porteurs chauds selon deux principaux critres : la
structure technologique et la polarisation de cette structure.
I.5 : Solutions technologiques

Afin de limiter les effets nfastes dus la miniaturisation des dispositifs prsents
prcdemment (voir I.4), nombre dajouts technologiques sont aujourdhui couramment
employs dans les technologies les plus avances. Nous en prsenterons trois qui aujourdhui
sont standardiss.
I.5.1 : Siliciuration source et drain

Aux faibles longueurs de grille, la rsistance source-drain influe sur le courant de drain
comme nous lavons expliqu au paragraphe I.4.3. Afin denrayer la baisse du courant de drain
qui en rsulte, on peut chercher diminuer la valeur des rsistances daccs source et drain.
Pour cela, on siliciure les accs source et drain pour les mtalliser et ainsi diminuer la valeur de
leur rsistance carre. Pour cela on peut utiliser plusieurs alliages base de Silicium : parmi les
premiers utiliss il y eu le Siliciure de Titane (TiSi2), puis le Siliciure de Cobalt (CoSi2) alors
que les dernires gnrations de transistors sorientent plutt vers le Siliciure de Nickel (NiSi).
Figure 18 : Formation du TiSi2 dans un procd CMOS afin de siliciurer les accs source et drain
[Skotnicki 2000].
La figure 18 donne un exemple de siliciuration en utilisant du siliciure de Titane (TiSi2).

Elle procde en quatre tapes [Skotnicki2000] :
Pulvrisation du Titane.
Recuit sous Azote (formation du TiSi2 par raction avec le Silicium et de TiN aux
endroits dpourvus de Silicium).
38
Retrait slectif du TiN.

Recuit final ayant pour objectif la rduction la rduction de la rsistivit du TiSi2.
Un autre avantage majeur de la siliciuration est de pouvoir shunter les grilles duales N+P+
lorsque lon utilise ce type de grille.
I.5.2 : Extensions LDD

Au paragraphe I.4.7 ont t prsents les effets de porteurs chauds. Rappelons qu forte
polarisation de drain, se forme une ionisation par impact primaire et secondaire qui cre des
dfauts dans loxyde prs du drain provoquant une baisse de la transconductance car ces dfauts
dgradent la mobilit des porteurs. Ce phnomne entrane un vieillissement prmatur du
transistor affectant donc sa fiabilit. Pour limiter ce phnomne, des extensions LDD (Lightly
Doped Drain) sont aujourdhui couramment utilises.
Figure 19 : Formation des extensions LDD dans un procd CMOS [Skotnicki 2000].
Les extensions LDD sont des extensions des zones source et drain sous la grille mais avec
un dopage plus faible. La figure 19 en montre les tapes technologiques.
Les extensions LDD permettent une rduction du champ lectrique effectif maximal cot
drain. Comme les extensions LDD ont une rsistivit assez importante, le champ latral ne
chute pas zro au bord du LDD comme pour une jonction profonde HDD, mais se rpartit tout
au long du LDD. Ainsi la diffrence de potentiel entre le point de pincement du canal et la
jonction [Skotnicki 2000] est de V d 0,5 E max L N Vd , sat , LN- tant dfini sur la figure 19, au
lieu de V d Vd , sat dans le cas dune jonction profonde HDD. Le champ lectrique maximal
scrit donc en fonction de celui sans extensions LDD comme suit :
1 LN
E max, LDD E max 1

2 0
(58)
39
o 0 =
Si
t ox x j .
ox
Il en rsulte que la diminution de lnergie des porteurs est dautant plus efficace que la
taille des extensions LDD (LN-) se rapproche de 0.
Mais lutilisation dextensions LDD rajoute une composante aux rsistances daccs
source et drain. Cest pour cette raison que lon trouve parfois la dnomination extensions
MDD pour Medium Doped Drain, ce sont des extensions LDD un peu plus dopes pour viter
de trop augmenter la rsistance srie source-drain.
I.5.3 : Poches de surdopage

Le paragraphe I.4.4 a) a montr comment leffet de partage de charge entranait une
diminution de la tension de seuil avec la rduction de la longueur de grille. Pour palier la perte
de charge contrle par la grille, une ide serait dimplanter des zones plus fortement dopes
que le substrat, que lon appelle poches, prs de la source et du drain. En effet, lorsque lon va
rapprocher la source et le drain le surplus de charge prsents dans ces poches va compenser les
charges perdues pour la grille cause des jonctions source-substrat et drain-substrat.
Vg
grille
grille
Vd
L
xj
drain
source
substrat
Charges des poches
de surdopage
ZCE
Charges contrles
par la grille
Charges contrles
par les jonctions
Figure 20 : Effet des poches de surdopage sur le partage de charge.
La figure 20 reprend la figure 11, qui expliquait le partage de charge, en y rajoutant des
poches de surdopage. Sur cette figure, on saperoit donc que les poches sont l pour compenser
les charges passes sous le contrle des jonctions lorsquon a diminu la longueur de grille.
40
1,2
W = 10m
tox = 2nm
1
0,8
0,6
0,4
Sans poches
Avec poches
0,2
0
0,01
0,1
10

Figure 21 : Exemple de leffet des poches de surdopage sur la tension de seuil.
La figure 21 montre un exemple de comparaison de la variation de la tension de seuil avec

la longueur de grille dans le cas de dispositifs avec et sans poches. Ainsi, pour le transistors long
(L=10m), il ny pas de diffrence de valeur car le surplus de charge est ngligeable devant la
charge totale de la zone dserte contrle par la grille. Si on diminue la longueur de grille, on
remarque une lgre augmentation de la tension de seuil, celle-ci est due au surplus de charge
apport par les poches qui entrane une hausse de la charge dserte contrle par la grille donc
une hausse de la tension de seuil. On parle dans ce cas deffet de canal court inverse ou RSCE
(Reverse Short Channel Effect) en anglais. Lorsque le partage se charge commence se
manifester (ici L0,25m) les deux phnomnes entre en comptition ce qui maintient la
tension de seuil peu prs constante jusquau plus faible longueurs de grille. Le tout est de
choisir la bonne dose dimplantation des poches ainsi que leur nergie dimplantation (donc leur
profondeur) pour arriver maintenir une tension de seuil identique quelque soit la longueur de
grille (cette valeur tant fixe pour les transistors long la premire implantation Vt). Pour
remarque ces poches peuvent rester localises l o elles ont t implantes ou bien diffuser
vers loxyde et les jonctions source-drain (ce qui est souvent le cas des nMOS car on utilise du
Bore et cet lment diffuse facilement), nous parlons alors de halos de surdopage, mais le
terme poches est plus gnral et cest celui le plus souvent utilis dans ce mmoire.
I.5.4 : Synthse.
Si on combine ces trois ajouts technologiques, nous pouvons alors garder une architecture
en Silicium massif classique garantissant de bonnes performances lectriques jusqu des
longueurs de grille dcananomtriques.
41
Extensions
LDD
Grille
Source
Siliciuration
des accs
Drain
Poches de
surdopage
Substrat
Figure 22 : Effet des poches de surdopage sur le partage de charge.
La figure 22 schmatise un transistor MOS Silicium massif optimis pour des longueurs
de grille infrieures 100nm qui utilise les trois types dajouts prsents prcdemment. Ce
nest pas un hasard si nous avons prsent ces trois ajouts l car cest notamment ce genre de
dispositifs qui ont t tudis en terme de transport lectrique au cours de cette thse. Il existe
aussi dautres faon de faire plus originales pour contrecarrer les effets de canaux courts, et
nous avons notamment tudi deux dentre elles que nous prsenterons part au chapitre
suivant (voir II.3 et II.4).
I.6 : Mthode Fonction Y dextraction de paramtres

Aprs avoir prsent les quations de base des transistors MOS et aprs avoir dcri les
effets de canaux courts, il convient dexpliquer comment il est possible de remonter aux
diffrents paramtres que nous avons dfini prcdemment comme la tension de seuil ou bien
la mobilit partir de mesures lectriques, cest ce que lon appelle lextraction de
paramtres. Elle se fait principalement partir de mesures courant-tension pour les transistors
MOS. Et cela grce nombre de mthodes telles que Shift&Ratio [Taur92], Mc Larty
[McLarty95], Hamer [Hamer 86] ou bien encore Fonction Y [Ghibaudo88].
Dans ce mmoire sera prsente en dtail la mthode Fonction Y que nous avons
utilise prfrentiellement au cours de cette thse. Le challenge principal de notre tude a t
dadapter cette mthode pour des transistors sub-0,1m afin dextraire correctement leurs
paramtres lectriques. En effet, au dpart rien ne laisse supposer que les mthodes
dextraction conventionnelles imagines pour des transistors longs ne soient plus valables
pour des transistors ultracourts. Nanmoins on peut intuitivement douter de lexactitude et de
la pertinence des rsultats obtenus lorsque les dimensions des transistors sont si agressivement
rduites. De plus, il nest pas invraisemblable de penser que les ajouts technologiques utiliss
pour garder de bonnes performances en courant de si petites dimensions tels que les poches
de surdopage ou bien les extensions LDD aient des rpercutions inattendues sur certains
paramtres lectriques critiques tels que la mobilit. Tout cela sera discut au chapitre suivant,
pour linstant prsentons la mthode Fonction Y classique en commenant par un tat de
lart dans ce domaine.
42
I.6.1 tat de lart

Lextraction de paramtres lectriques se fait principalement base de mesure du
courant de drain en fonction de la tension de grille en rgime ohmique (Vd<<Vd,sat). Dans ce
cas, le courant de drain scrit (voir relation (18)) en forte inversion (Vg>>Vt) :
V g Vt
W
I d = 0 C ox
Vd
(59)
2
L
1 + 1 (V g Vt ) + 2 (V g Vt )
Avec 1 = 1, 0 +
W
0 C ox R sd
L
(60)
A partir de cette expression plusieurs mthodes existent pour remonter aux paramtres
lectriques tels que Vt, 0, 1, 2 etc
I.6.1 a) : Mthode Shift&Ratio
La mthode Shift&Ratio [Taur 92] se base sur le calcul de la rsistance totale R du
transistor MOS. Cette rsistance est compose des rsistances daccs de source (Rs) et de
drain (Rd) et de la rsistance du canal.
Vg
Rs
Rd
Vd
Id
Vd
Figure 23 : Schma dun MOSFET avec ses rsistances daccs.
A partir dun schma simple de la rsistance totale dun MOSFET (voir figure 23), on
obtient :
2
V
L (1 + 1, 0 (V g Vt ) + 2 (V g Vt ) )
R = d = R sd + Rc = R sd +
(61)
Id
W
0 C ox (V g Vt )
avec R sd = R s + Rd
Vd'
la rsistance srie source-drain et Rc =
Id
la rsistance du canal
dinversion.
Lquation (60) peut alors se rcrire sous la forme :
R (V g ) = R sd + Lf (V g V t )
(62)
avec f(Vg-Vt) une fonction dpendant uniquement de la diffrence entre la tension de grille et
la tension de seuil.
43
En drivant lquation (61) par rapport la tension de grille et en considrant que la

rsistance srie source-drain Rsd ne dpend pas de la tension de grille, nous obtenons :
df (V g Vt )
dR
S (V g ) =
=L
(63)
dV g
dV g
La figure 24 donne un exemple de courbes obtenues pour le courant de drain, la
rsistance totale et sa drive par rapport la tension de grille en fonction de la tension de
grille pour une batterie de transistor grille et source commune de mme largeur de grille
gale 10m.
10
1 .1010
1.10
10
3
1 .10-3
1.10
4
1.34 10
R : Rsistance totale ()
4
1 .10-4
1.10
10
L : 10m 50nm
L=50nm
5
1 .10-5
1.10
-66
1 .10
1.10
L=10m
7
1 .10-7
1.10
ID0a
8
1 .10-8
1.10
9
1 .10-9
1.10
10
1 .10 -10
1.10
1 .10
1.10
11
-11
8
1 .108
1.10
7
1 .107
1.10
6
1 .106
1.10
5
1 .105
1.10
L=10m
4
1 .104
1.10
3
1 .103
1.10
L=50nm
2
1.10100
1.10110
12
12
6.224 101.10
1 .10 -12
L : 10m 50nm
9
1 .109
1.10
0.2
-0,2
0.2
0.2
0,2
0.4
0,4
0.6
0.8
0,6 Vg 0,8
1.2
1,2
1.4
1,4
01
1
1.10
0.2
-0,2
0.2
1.6
1,6
1.48
0.2
0.4
0,2
0.8
0,6 Vg 0,8
1.2
1,2
1.4
1,4
1.6
1,6
1.48
S : Drive de la rsistance totale (A-1)
0.6
0,4
10
1 .1010
1.10
10
10
L : 10m 50nm
9
1 .109
1.10
1 .10
1.10
88
7
1 .107
1.10
6
1 .106
1.10
5
1 .105
1.10
L=10m
4
1 .104
1.10
3
1 .103
1.10
1.102100
L=50nm
1.10110
01
1
1.10
0.2
-0,2
0.2
0.2
0,2
0.4
0,4
0.6
0.8
0,6 Vg 0,8
1.2
1,2
1.4
1,4
1.6
1,6
1.48
Figure 24 : Exemple de courant de drain (a), de rsistance totale (b) et de sa drive (c) en fonction de la
tension de grille pour des nMOSFETs Vd=10mV de longueur de grille variable.
A partir des courbes S(Vg) sont dduites la tension de seuil et la longueur de grille
effective. Pour cela, est dfini le rapport r entre la fonction S dun transistor long servant de
rfrence et la fonction S dun transistor court dcale, do le terme Shift , dune valeur
en tension de grille :
S long (V g )
rL (V g ) =
(64)
S L (V g )
Le but est de trouver la valeur de pour laquelle ce rapport r est constant sur toute la
plage de tension de grille choisie qui se situe gnralement en forte inversion. Pour cela on
dfinit une variance pour ce rapport r partir de sa valeur moyenne <r> prise sur la plage de
tension de grille choisie :
< r2 >=< r 2 > < r > 2
(65)
44
Puis on calcule cette variance en fonction de . Alors la valeur de pour laquelle cette
fonction est minimale sera la valeur exacte du dcalage entre la tension de seuil du transistor
long et celle du transistor court. Ainsi, il suffit dextraire pralablement la tension de seuil du
transistor long pris comme rfrence, puis dappliquer cette mthode pour chaque transistor
de longueur de grille plus courte afin dobtenir la tension de seuil de chaque transistors.
Pour ce qui est de la longueur effective, elle sera gale au quotient de la longueur de
grille du transistor long avec la valeur moyenne du rapport r, do le terme Ratio , prise
pour la valeur de minimisant sa variance.
Vt = Vt ( Llong ) (min(< r2 >)
(66)
Llong
Leff =
S long (V g )
(67)
<
>
2
S L (V g (min(< r >))
Les autres paramtres sont extraits par dautres mthodes, cette mthode est centre sur
lextraction de la longueur de grille effective.
Plusieurs limitations existent pour cette mthode. En premier lieu, la dpendance de
cette mthode la plage de tension de grille choisie. En effet, la faon gnrale est de choisir
les valeurs de Vg en forte inversion car si on incluait la faible inversion dans le calcul de la
variance du rapport r nous serions sensibles la variation de la pente sous le seuil entre le
transistor court et le transistor long de rfrence. Mais mme en restant uniquement en forte
inversion, le calcul de la variance du rapport r est trs sensible. Donc, selon la tension de
grille de dpart, les rsultats peuvent varier significativement ce qui conduit ce que
lextraction de la tension de seuil soit sensible la fentre de tension de grille choisie pour le
calcul.
De plus, lextraction de la longueur de grille prsuppose que la valeur moyenne du
quotient r est gale au rapport des longueurs effectives des transistors. Or ceci est valable si et
seulement si la mobilit bas champ 0 est la mme quelque soit la longueur de grille du
transistor. Or, cette hypothse peut tre mise mal pour certains types de transistors
notamment les transistors sub-0.1m (voir Chapitre II).
Au final, la mthode Shift&Ratio est une mthode peu sensible au bruit, car elle ne fait
intervenir quune drive, et qui permet dextraire efficacement la tension de seuil et la
longueur de grille effective, mais prsentant nanmoins quelques limitations.
I.6.1 b) : Mthode McLarty
La mthode McLarty [McLarty 95] se base sur deux drives successives de linverse
du courant de drain par rapport la tension de grille afin dextraire prcisment les deux
facteurs dattnuation de mobilit ainsi que la tension de seuil et la mobilit bas champ. En
partant de lquation (59), nous obtenons alors :
1 1
1
=
+
(68)
2
V g I d A (V g Vt ) 2
et
2
2 1 1
=
(69)
2
3
V g I d A (V g Vt )
Avec A = C oxVd 0 W L .
45
En prenant linverse de la racine cubique de lquation (69), que nous appellerons

fonction Mc par la suite, nous obtenons :
2 1 3 2 3
(70)
= (V g Vt )
Mc(V g ) =
V 2 I d
A
Ainsi, en traant linverse de la racine cubique de la drive seconde de linverse du

courant de drain par rapport la tension de grille en fonction de la tension de grille, on obtient
une droite en forte inversion dont la pente nous donne le facteur A, dont on dduit la mobilit
bas champ, et dont lintersection avec laxe des abscisses nous donne la tension de seuil
(voir figure 25).
-2
0.03
3.10
0.028
2 1
d
Id
Mc(Vg ) =
2
dVg
Fonction Mc (A1/3V2/3)
-2
2,5.100.025
-2
2.100.02
Vd
1
3
2
=
W C V
0 ox d
L
pour
4 -2
1,5.10
diff2 0.015
1
3
(V
Vt )
Vd <<Vd,sat
Vg>>Vt
SMc 0
-2
1.100.01
-3
5.100.005
Vt
0.2
00
0.4
0,2
0,4
0.6
0,6
0.8
Vg
0,8
1.2
1.4
1,2
1,4
1.25

Figure 25 : Schma dillustration de la fonction Mc en fonction de la tension de grille.
Pour extraire ensuite le second facteur dattnuation de mobilit il faut tracer la drive
de linverse du courant de drain par rapport la tension de grille en fonction de linverse de la
diffrence entre la tension de grille et la tension de seuil (extraite prcdemment) au carr
(voir figure 26).
5
2 .10-2
3.10
200000
1
Id
dVg
d
- (d(1/Id)/dVg (A-1V-1)
2,5.10-2
5
1.5 .10
Vd
2.10-2
pour
1,5.10
5
4 1 .10-2
( diff)
1.10-2
5 .10
2
=
W C V
0 ox d
L
Vd <<Vd,sat
Vg>>Vt
2
2
(Vg Vt )
5.10-3
00
0
0
10
10
xx
12
12
14
14
16
16
18
18
20
20
20
1/(Vg-Vt)2 (V-2)
Figure 26 : Schma dillustration de lextraction du second facteur dattnuation de mobilit.
En ayant extrait le second facteur dattnuation de mobilit 2, ainsi que la tension de

seuil et la mobilit bas champ, il est simple den dduire le premier facteur dattnuation de
mobilit 1 en utilisant lquation (59) :
46
V g Vt
1 2 (V g Vt ) 2
(71)
0 C oxVd
I d
L
Il est souligner que la mobilit bas champ est prfrentiellement extraite partir de
la premire drive de linverse du courant de drain car celle-ci est moins bruite que sa
drive seconde.
Pour ce qui est des longueurs et largeurs effectives, il suffit dutiliser plusieurs
transistors de gomtrie variables et de tracer le paramtre A en fonction de la longueur et de
la largeur de grille, les valeurs en zro nous donne la diffrence entre les longueurs et largeurs
dessines et les longueurs et largeurs effectives. Nanmoins, cette mthode prsuppose une
invariance de la mobilit bas champ avec la rduction des dimensions.
Lavantage principal de cette mthode est quen utilisant les drives de linverse du
courant de drain, on supprime linfluence de la rsistance srie source drain Rsd ; en effet les
quations (68) et (69) ne dpendent pas du premier facteur dattnuation de mobilit 1 qui
W
contient la rsistance srie source-drain : 1 = 1, 0 + 0 C ox R sd . Ceci est un avantage certain
L
surtout pour les transistors ultra courts o, comme le montre lquation prcdente, la
rsistance srie va influencer plus fortement la mobilit effective via le premier facteur
dattnuation de mobilit.
Le principal dfaut de cette mthode est le bruit induit par une drive seconde sur
linverse du courant de drain. En effet la fonction Mc(Vg) est en gnral trs bruite et seul un
lissage artificiel permet dextraire des valeurs correctes de tension de seuil. De plus,
lextraction du second facteur de mobilit va dpendre fortement des valeurs extraites de
tension de seuil, ce qui introduit une incertitude supplmentaire. De mme, par effet domino,
le calcul du premier facteur dattnuation de mobilit, qui lui dpend des valeurs de Vt, 0 et
2 extraites prcdemment, va comporter une incertitude encore plus importante.
Au final, Mc Larty est une mthode efficace pour extraire les paramtres lectriques
notamment pour les transistors ultracourts mais elle peut induire une assez grande incertitude
sur leurs valeurs extraites.
1 =
1
V g Vt
I.6.1 b): Mthode Hamer

La mthode Hamer [Hamer86] se base aussi sur lquation (59) et nest en fait quun
ajustement mathmatique des courbes Id-Vg en rgime ohmique exprimentales via quatre
paramtres : Vt, 0, 1 et 2 directement partir de cette expression du courant de drain. En
fait, il suffit de programmer une fonction derreur entre lquation (59) avec 4 variables libres
(Vt, 0, 1 et 2) et les valeurs mesures du courant de drain, puis de faire tourner une
procdure de minimisation de cette fonction erreur qui ajuste automatiquement les 4 variables
notre disposition (Vt, 0, 1 et 2), par exemple en utilisant un algorithme de rgression nonlinaire de type Levenberg-Marquardt.
Nanmoins, il faut avoir une fentre de calcul en forte inversion, en rgle gnrale la
tension de grille minimale est prise au maximum de la transconductance laquelle on ajoute
100mV pour se retrouver au-del du point dinflexion de la transconductance dans sa partie
convexe en forte inversion (voir figure 27) :
47
Courant de drain, Transconductance (A)(S)
4
1.8 .10 -4
1,8.10
4
-4
1,2.10
4
1.697 10
1.6 .10
1,6.10
1.2 10
4
-4
Id =
Zone dajustement
4
1.1 .10-4
1,1.10
4
1.4 .10 -4
1,4.10
4
1.2 .10 -4
1,2.10
2
Id10
4
1 .10 -4
1.10
2
gmd10
5
4 .10 -5
4.10
5
2 .10 -5
2.10
mesure
paramtres
dajustement
5
6 .10 -5
6.10
ajustement
4
1 .10-4
1.10
F ( x , A , B , C , D)
8.10-55
8 .10
00
V g Vt
W
0 C ox
Vd
2
L
1 + 1 (V g Vt ) + 2 (V g Vt )
0.2
0,2
0.4
0,4
0.6
0,6
0.8
Vg
0,8
1.2
1,2
1.4
1,4
1.3
-55
9 .10
9.10
paramtres
donnes
W = 10 m
L = 50 nm
tox =2,2 nm
Vd = 10mV
5
8 .10-5
8.10
5
7 .10-5
7.10
0.7
0,7
0.7
7.232 10
Hammer
0 = 176 cm2 V-1 s-1

Vt = 0,402 V
1 = 1,99 V-1
2 = 0,13 V-2
0.8
0,8
0.9
0,9
1.1
1,1
1.2
1,2
1,3
1.3
Figure 27 : Illustration de la mthode Hamer pour un nMOSFET ultracourt (L=50nm).
La figure 27 illustre la mthode pour un transistor ultracourt. Les valeurs obtenues

semblent raisonnables compte tenu des informations technologiques en notre possession sur
ce type de transistor.
Lavantage majeur de cette mthode est son extrme simplicit tre programme. Le
point crucial est davoir suffisamment de points dans la fentre de mesure et bien sr davoir
une procdure de minimisation efficace. Cest notamment pourquoi cette mthode est utilise
prfrentiellement pour des tests systmatiques notamment en milieu industriel.
Par contre, elle a plusieurs inconvnients majeurs. Le premier est quelle dpend de la
fentre de mesure que lon choisit. Ainsi, si on a plusieurs transistors dont on sait par avance
quils auront des tensions de seuil dcales (effet de canaux courts ou troits), il faut adapter
le dpart de la mesure par rapport la courbe de transconductance de chaque transistor ; ceci
se fait en rajoutant une procdure automatique. Mais mme avec cette procdure, nous serons
dpendant du dcalage choisi la valeur de tension de grille pour laquelle la transconductance
est maximale. En effet, pourquoi prendre 100mV plutt que 50mV ou 200mV ? Cela reste
arbitraire et selon notre choix, lajustement automatique donnera des valeurs diffrentes pour
les quatre paramtres ajuster.
Mais le dfaut le plus rdhibitoire de cette mthode est sa forte dpendance aux valeurs
initiales des paramtres ajustables que lon injecte dans la procdure de minimisation, comme
indiqu dans le tableau de la figure 28 :
paramtres
0 (cm2 V-1 s-1)
V t (V)
1 (V-1)
2 (V-2)
Choix A
initiaux
finaux
175
176.338
0.4
0.402
2
1.995
0.1
0.128
Choix B
initiaux
finaux
200
201.824
0.4
0.432
2.5
2.466
0.1
0.088
Choix C
initiaux
finaux
240
233.997
0.5
0.474
2.8
2.938
0.5
0.194
48
-4
1,2.10
4
1.2 10
Choix A
Choix B
4
1.1 .10-4
1,1.10
Choix C
mesure
4
1 .10-4
1.10
F ( x , A , B , C , D)
-55
9 .10
9.10
W = 10 m
L = 50 nm
tox =2,2 nm
Vd = 10mV
5
8 .10-5
8.10
5
7 .10-5
7.10
0.7
0,7
0.7
7.188 10
7.232
0.8
0,8
0.9
0,9
1.1
1,1
1.2
1,2
1,3
1.3

Figure 28 : Illustration de la dpendance aux paramtres initiaux de la mthode Hamer pour un
nMOSFET ultracourt.
La figure 28 illustre ce dfaut de la mthode Hamer. En effet, selon les valeurs initiales
choisies, les valeurs ajustes finales vont tre diffrentes bien que lajustement semble
identique dans les trois situations. Ceci sexplique par la prsence de minima locaux lorsquon
minimise la fonction erreur. Ainsi, sil lon ne connat pas par avance les valeurs quasiexactes des paramtres, comment choisir ses paramtres initiaux ? Et quelle solution sera la
plus juste ?
Au final, la mthode Hamer savre simple mettre en place mais souffre de sa
dpendance aux paramtres initiaux que lon choisit et la fentre de mesure adopte.
I.6.2 Mthode Fonction Y

Afin dillustrer la mthode dextraction de paramtres appele Fonction Y
[Ghibaudo88] seront montrs les rsultats concernant une batterie source et grille commune
de transistors MOS canal n. Les gomtries sont les suivantes :
Epaisseur doxyde : 2.2 nm doxyde de Silicium SiO2
Largeur de grille : 10m
Longueur de grille : 1m ; 0,5m ; 0,25m ; 0,175m ; 0,15m ; 100nm ; 75
nm ; 60 nm ; 55nm et 50nm
Il est noter que ces transistors sont classiques cest--dire sans ajouts de poches de
surdopage ni de LDD et loxyde de grille, bien que fin, a une paisseur suffisante pour que le
courant de grille ne perturbe pas le courant de drain.
I.6.2 a) : Dfinition de la fonction Y
Pour commencer lextraction de paramtres il est dfinit comme suit une fonction Y :
W
I
Y (V g ) = d
=
0 C oxVd (V g Vt )
(72)
gm
L
en se plaant en rgime ohmique et en prenant :
49
Id =
eff Q i V d =
I d
V g
gm =
=
Vd
W
L
C ox 0
(V g V t )V d
(73)
1 + 1 (V g V t )
Vd
W
C ox 0
L
(1 + 1 (V g Vt ))2
(74)
En regardant lquation (72) apparat lavantage majeur de la mthode Fonction Y

qui est lindpendance de la fonction Y vis--vis de la rsistance srie source-drain Rsd. En
effet, le premier facteur dattnuation de mobilit 1, contenant la rsistance Rsd, est absent
dans la formule de la fonction Y. Ceci savre crucial pour les transistors de dernires
gnrations, c'est--dire de longueur de grille infrieure 100nm, car pour ceux-ci la
rsistance Rsd perturbe fortement le courant de drain. De plus, cette mthode nutilise quune
seule drivation du courant de drain ce qui limite le bruit induit.
La figure 29 donne le rsultat de ce calcul pour les transistors de dmonstration ainsi
que les courbes sources du calcul de la fonction Y. La tension de drain utilise est de 10 mV
pour tre en rgime ohmique.
4
1.2 .10 -4
4
1,2.10
1.774 10
L=50nm
Transconductance (A)
1 .10 -4
1.10
5
8 .10 -5
8.10
6 .10 -5
6.10
Id10
5
4 .10 -5
4.10
5
2 .10 -5
2.10
4
1.5 .10 -4
1,5.10
L=50nm
1.10-44
gmd10 1 .10
-5
5
5.10
5 .10
L=1m
15
110
2 .10 -4
2.10
1.122 10
0
0
0.2
0,2
0.4
0,4
0.6
0.8
0,6
Vg
0,8
1.2
L=1m
00
1.4
1,2
1,4
1.3
0
0
0.2
0.4
0,2
0.6
0,4
0,6
0.8
Vg
0,8
1.2
1,2
1.4
1,4
1.3
2.10-2
Fonction Y (A1/2V1/2)
0.02
-2
1,5.100.015
L=50nm
-2
Y10 0.01
1.10
-3
5.100.005
L=1m
0
0
0
0.2
0,2
0.4
0,4
0.6
0,6
0.8
Vg
0,8
1.2
1,2
1.4
1,4
1.275
Figure 29 : Courant de drain (a), transconductance (b) et fonction Y (c) en fonction de la tension de grille
pour les transistors de dmonstration.
I.6.2 b) : Tension de seuil
50
Ainsi en forte inversion (Vg > Vt) la fonction Y(Vg) varie linairement avec Vg ce qui
permet dobtenir aisment la tension de seuil Vt en extrapolant la valeur zro de la partie linaire
de la courbe Y(Vg) comme le montre la figure ci-dessous :
-2
0.016
1,6.10
0.015
Id
Y (Vg ) =
-2
0.014
1,4.10
dI d
dVg
-2
0.012
1,2.10
W
0CoxVd (Vg Vt )
L
pour
Vd
-2
1.100.01
Vd <<Vd,sat
Vg>>Vt
SY
8.10
2 -3
Y10 0.008
-3
0.006
6.10
-3
0.004
4.10
Vt
-3
0.002
2.10
0.2
0
0
0.4
0,2
0.6
0,4
0.8
0,6
Vg
0,8
1.2
1.4
1,2
1,4
1.275

Figure 30 : Figure dillustration de la fonction Y en fonction de la tension de grille.
Ce qui donne pour nos dispositifs de dmonstration la variation suivante pour la tension
de seuil :
0,80.8
0.708
0,70.7
0,60.6
0,50.5
0,40.4
Vt10
0,30.3
0,20.2
0,10.1
00
00
0.1
0,1
0.2
0,2
0.3
0,3
0.4
0,4
0.5
0,5
0.6
0,6
0.7
0,7
0.8
0,8
0.9
0,9
1,1
1.1

Figure 31 : Tension de seuil en fonction de la longueur de grille pour les transistors de dmonstration.
Sans stendre sur le rsultat obtenu, leffet de canal court classique faisant chuter la
tension de seuil au fur et mesure que la longueur de grille diminue apparat clairement ici
(voir figure 31).
A partir de l, la mthode classique est de tirer la mobilit partir de la pente de la
partie linaire de la fonction Y(Vg ) note par la suite Sy.
S Y2 L
0 =
(75)
C oxVd W
Puis en calculant la fonction X(Vg)=1/(gm1/2) on obtient la valeur du coefficient
dattnuation de mobilit 1 en multipliant les pentes des deux fonctions X et Y en forte
inversion. :
51
X (VG ) =
1
gm
=(
L
)1 / 2 (1 + 1 (VG Vt ))
W0 C oxVd
(76)
1 = S x .S y
A partir de 1, on peut remonter la rsistance srie source-drain Rsd et lcart L entre
la longueur de grille technologique (L) et la longueur de grille effective (Leff) :
W
1 = 1,0 + 0 C ox RSD
(77)
L
Pour cela on reporte les valeurs de 1 pour diffrents L mme W en fonction de Gm
dfinit par Gm = SY2/Vd = (W/L)0Cox ; la pente nous donne RSD et l'ordonn l'origine 1,0 . Pour
L on extrapole la valeur de L pour laquelle l'inverse de Gm(L) s'annule on obtient ainsi la valeur
de L :
L L
1
=
(78)
G m W 0 C ox
Mais lextraction de paramtres faite au cours de cette tude est plus subtile que cette
mthode classique. En effet pour des transistors canaux courts intervient souvent un second
coefficient dattnuation de la mobilit 2 dfinit comme suit :
eff =
(79)
2
1 + 1 (V g Vt ) + 2 (V g Vt )
Une premire mthode (faire le parallle avec la mthode McLarty) est de driver deux
fois le courant de drain par rapport la tension de grille. Mais cette mthode est trs sensible au
bruit, or nos caractristiques Id(Vg) sont assez bruites pour les transistors canaux courts.
Une autre faon de faire est dutiliser une itration de la fonction Y(Vg) en calculant un
Ynew(Vg) (voir I.6.2 f)) qui limine les effets du second facteur dattnuation de mobilit 2 .
Puis on refait lextraction complte avec cette nouvelle fonction Ynew(Vg) [Mourrain2000].
I.6.2 c) : Facteurs dattnuation de mobilit et rsistance srie source-drain
Tout dabord, aprs avoir extrait les tensions de seuil on calcule une fonction eff :
S2
1
eff = y
(80)
I d V g Vt
On trace eff en fonction de Vg Vg>>Vt . Dans ce cas, eff varie linairement avec Vg :
eff V g >> Vt = 2 V g Vt + 1
(81)
Il est alors ais den sortir les valeurs de 1 (ordonne lorigine Vg=Vt) et de 2
(pente).
52
44
Tta effectif (V-2)
L=50nm
eff10
00
0
0.7
0,7
0.7
L=1m
0.8
0,8
0.9
0,9
1Vg
1.1
1,1
1.2
1,2
1.3
1,3
1.3

Figure 32 : Tta effectif en fonction de la tension de grille en forte inversion pour les transistors de
dmonstration.
Do :
L(m)
1 (V-1)
2 (V-2)
3,61
0,04
0,05
0,055
3,39
0,03
0,06
3,00
0,06
0,075
2,18
0,08
0,1
1,60
0,05
0,15
1,05
0,40
0,74
0,19
0,175
0,53
0,18
0,25
0,5
0,47
0,14
1
0,29
0,11
Tableau 3 : Valeurs de 1 et 2 pour une batterie de transistors source et grille commune de largeur de
grille W=10m une polarisation de drain Vd=10mV.
On remarque que lon trouve une valeur faible pour 2 (voir tableau 3), indiquant que
linterface Si/SiO2 est de bonne qualit pour ces transistors (faible rugosit de surface).
4
3.608
Tta 1 (V-1)
1 = 1,0 + Rsd Gm
1a
RSD
RSD = 69
1,0 = 0,04V-1
1,0
00
00
0.01
0,01
0.02
0,02
0.03
0,03
Gm10
0.04
0,04
0.05
0,05
0.06
0,06
0.06
Paramtre de transconductance (V)

Figure 33 : Variation de 1 en fonction du paramtre de transconductance pour les transistors de
dmonstration et valeurs extraites de RSD et 1,0.
53
Ensuite, partir de 1 on tire Rsd et 1,0 en traant 1 en fonction de Gm =
S y2
(voir
Vd
figure 33). On trouve une valeur standard pour la rsistance srie source-drain de 690 .m.
I.6.2 d) : Longueur de grille effective
1/(Paramtre de transconductance) (V-1)
Puis en traant linverse de Gm en fonction de la longueur de grille on dduit la valeur

de L comme lextrapolation de la valeur de L pour laquelle 1/Gm sannule.
120
120
120
100
100
80 80
60 60
Um10
40 40
00
L = +21nm
20 20
0.05
00.05
0.1
100
50
0.15
150
L
0.2
0.25
200
250
300
0.3
Longueur de grille (nm)
Figure 34 : Variation de linverse de la transconductance en fonction de la longueur de grille pour les

transistors de dmonstration et valeur extraite de L.
Pour cette mthode dextraction de la longueur effective est considr un cart

constant la longueur du masque (voir figure 34), or il se peut que cet cart ne soit pas
constant. Alors, une autre faon de calculer la longueur effective [Cretu 2001] se base sur la
variation des diffrents Y en fonction du Y correspondant la longueur de grille maximale
(on considre le transistor L=1m comme long, donc avec Leff = L), ceci est analogue la
mthode Shift&Ratio mais sans avoir besoin de faire un Shift c'est--dire un dcalage
(voir I.6.1 a)). Le carr de la pente de chaque droite multiplie par la valeur maximale de la
longueur de grille donne la longueur effective pour chaque longueur de grille donne. On peut
comparer cette valeur Leff avec Leff = L + L , L tant calcule avec la premire mthode.
-2
2.10
0.02
-2
1,5.100.015
L=50nm
0.01
Y10 -2
1.10
-3
5.100.005
L=1m
0
0
0
0.001
1.10-3
0.002
-3
9
2.10
Y10
0.003
3.10-3
0.004
4.10 -3
3
3.514 10
Fonction Y(L=1m) (A1/2V1/2)
Figure 35 : Variation de la fonction Y en fonction de la fonction Y pour la plus grande longueur de grille
(ici L=1m) pour les transistors de dmonstration.
54
On obtient ainsi :
L(m)
Leff(m)
L+L(m)
0,071
0,05
0,046
0,076
0,055
0,058
0,06
0,068
0,081
0,075
0,089
0,096
0,1
0,118
0,121
0,15
0,189
0,171
0,175
0,233
0,196
0,25
0,3
0,271
0,5
0,503
0,521
1
1
1,021
Tableau 4 : Valeurs de la longueur effective par les deux mthodes pour les transistors de dmonstration.
La seconde mthode lair plus juste (voir tableau 4), surtout pour les transistors de
petite longueur de grille car les grilles de ces transistors ont t lithographie par e-beam ce
qui garantit normalement une longueur effective trs proche de la longueur de grille dessine.
Toutefois, linstar de la mthode prcdente, lhypothse dinvariance de la mobilit bas
champ doit tre ncessairement pose pour cette mthode, la validit de la longueur effective
ainsi extraite dpend de lexactitude de cette hypothse.
I.6.2 e) : Mobilit bas champ
Enfin on calcule la mobilit bas champ, pour chaque longueur de grille, daprs la
formule :
L + L
0 = Gm
W C ox
L(m)
0 (cm2 V-1 s-1)
0,05
295,66
0,055
295,65
295,62
0,06
0,075
295,48
0,1
295,40
0,15
295,38
0,175
295,39
0,25
295,45
0,5
295,54
1
295,60
Tableau 5. : Valeurs de la mobilit bas champ pour les transistors de dmonstration.
On peut aussi calculer une mobilit moyenne 0slope = 295.5 cm2 V-1s-1. Cette valeur
est raisonnable compte tenu du dopage substrat de ces transistors ( Na = 1,5 1018 at.cm 3 ).
Remarque : La relative constance des valeurs trouve pour la mobilit bas champ par
rapport la diminution de la longueur de grille est artificielle. En effet, la mthode
dextraction de la longueur effective prsente ci-dessus nest valable si et seulement si la
mobilit bas champ est constante. Dans ce cas la formule utilise est juste et la mthode est
valide, ce qui est le cas dans les transistors sans ajouts technologiques. Mais si pour une
raison ou pour une autre la mobilit bas champ varie avec la longueur de grille, par exemple
diminue progressivement, cette mthode donnera une mauvaise valuation, dans ce cas une
survaluation, de la longueur effective car elle tend imposer des valeurs de longueur
effective rendant la mobilit bas champ constante. Ce problme vient de la dpendance de la
55
fonction Y au rapport 0/Leff car pour tudier la variation de Leff il faut bien prsupposer que
0 est constante. Dans la suite de ce mmoire, pour certains dispositifs tudis, il sera
ncessaire de violer lhypothse de constance de la mobilit bas champ avec la longueur de
grille. Il faudra alors trouver un moyen de calculer sparment la longueur de grille effective
et la mobilit. Ce sera lobjet du chapitre III. Pour linstant, poursuivons la prsentation de la
mthode Y dans le cas o la mobilit bas champ est considre comme constante.
I.6.2 f) : Itration de la fonction Y
Maintenant on cre la fonction Ynew en utilisant les valeurs de 2 extraites afin de la
linariser :
Y new= Y 1 2 (V g Vt )
(82)
On peut comparer les deux fonctions Y :

0.013
-2
1,2.100.012
avant itration
L=75nm
aprs itration
-2
1.100.01
Y10i ,6
8.10
-3
0.008
Ynew10i ,6
Y10i ,9
L=175nm
Ynew10i ,9 -3
0.006
6.10
Y10i ,3
Ynew10i ,3
-3
4.100.004
-3
2.100.002
L=1m
0.2
0,2
0.4
0,4
0.6
0,6
0.8
Vgi
0,8
1.2
1,2
1.4
1,4
1.275

Figure 36 : Variation de la fonction Y en fonction de la tension de grille avant et aprs itration pour trois
des transistors de dmonstration.
La figure illustre bien que linfluence de 2 est minime ce qui est conforme au vu des
faibles valeurs de 2 extraites (voir tableau 3). Nanmoins, il convient de faire cette itration
systmatiquement mme si la correction nest que de quelques pourcents.
Ensuite il suffit de refaire les mmes manipulations mais avec Ynew au lieu de Y. On
peut comparer alors les rsultats sur quelques paramtres :
L(m)
Vt(V)
1 (V-1)
avant
aprs
avant
aprs
0,05
0,488
0,518
3,608
4,023
0,055
0,528
0,545
3,391
3,704
0,06
0,564
0,582
2,998
3,295
0,075
0,624
0,636
2,181
2,381
0,1
0,685
0,695
1,603
1,778
0,15
0,702
0,708
1,047
1,036
0,175
0,708
0,716
0,735
0,817
0,25
0,703
0,711
0,526
0,603
0,5
0,681
0,69
0,471
0,541
1
0,657
0,664
0,286
0,333
Tableau 6 : Valeurs de la tension de seuil et du premier facteur dattnuation de mobilit avant et aprs
itration pour les transistors de dmonstration.
56
Lcart sur la tension de seuil et sur le premier facteur dattnuation de mobilit est
faible (voir tableau 6) lorsquon tient compte de linfluence de 2 mais autant utiliser les
valeurs corriges. On peut ajouter que la diffrence apparue sur le premier facteur
dattnuation de mobilit entrane une lgre variation sur la valeur extraite de la rsistance
srie source-drain : 710 .m au lieu de 690 .m.
I.6.2 g) : Comparaison modle dextraction - mesures
Une fois lextraction termine, une vrification simpose en calculant, par exemple, un
courant de drain thorique en fonction de la tension de grille en rgime ohmique, utilisant les
paramtres extraits, et en le comparant aux valeurs exprimentales. Pour cela on utilise la
formule suivante (valable en forte inversion) :
(V g Vt ) Vd
W
0 C ox
Id =
(83)
2
Leff
1 + 1 (V g Vt ) + 2 (V g Vt )
W
0 C ox Rsd
(84)
Leff
Lextraction de paramtres a permis de dduire les valeurs de Leff , Vt , 0, 1,0 , Rsd et
2 pour chaque transistor utilis, ceci nous permet alors de calculer un courant de drain
thorique en forte inversion que lon compare celui mesur pour ces transistors.
Avec 1 = 1,0 +
4
1.2 .10-4
1,2.10
4
1.122 10
L=50nm
mesure
-44
1 .10
1.10
calcul
-55
8 .10
8.10
Id10
5
6 .10-5
6.10
ID0a
5
4 .10-5
4.10
5
2 .10-5
2.10
L=1m
00
0.2
0,2
0.4
0,4
0.6
0,6
0.8
Vg
0,8
1.2
1,2
1.4
1,4
1.3

Figure 37 : Comparaison entre les courbes exprimentales et le modle du courant de drain en rgime
ohmique en forte inversion pour les transistors de dmonstration.
Le test de validit savre concluant pour tous les transistors tests comme le montre la
figure 37 ci-dessus. Le modle rend trs bien compte du courant de drain en rgime ohmique
et en forte inversion mme pour les transistors les plus courts tels ceux de longueur de grille
infrieure 100nm.
I.6.2 h) : Rgime de saturation
Jusqu prsent, pour extraire les paramtres, taient utilises les courbes courant de
drain en fonction de la longueur de grille Id-Vg en rgime ohmique c'est--dire une
polarisation de drain trs infrieure la tension de drain de saturation Vd<<Vd,sat. Plaons
nous maintenant en saturation c'est--dire Vd>Vd,sat afin dtudier notamment le DIBL ainsi
que la vitesse des porteurs (voir I.4.5).
57
Commenons par le DIBL. Comme prsent au paragraphe I.4.5, le DIBL est une
augmentation du courant de drain d un abaissement de la barrire de potentiel sourcesubstrat provoqu par une forte polarisation de drain. Cet effet sera dautant plus prsent que
le transistor est court. Pour illustrer leffet du DIBL sur les caractristiques Id-Vg, il suffit de
faire deux mesures, lune en rgime ohmique et lautre en saturation :
3
1 .10-3
1.10
4
3.552 10
Vd = 50mV
4
1 .10-4
1.10
Vd = 1V
-55
1 .10
1.10
0
IDa
6
1 .10-6
1.10
0
IDb
9
IDa
1.10
. -77
9 1 10
IDb
8
1 .10-8
1.10
L=50nm
L=1m
9
1 .10-9
1.10
10
1.10
10
10 1 .10 -10
0.1
0,1
0.2
0.3
0,2
0.4
0,3
0,4
0.5
0.6
0,5
0,6
Vgd
0.7
0,7
0.8
0.9
0,8
0,9
0.99

Figure 38 : Courant de drain en fonction de la tension de grille pour le transistor le plus long et le plus
court faible (50mV) et forte (1V) polarisation de drain.
Sur la figure 38 apparat clairement que pour le transistor long le courant de drain sous
le seuil ne dpend pas de la polarisation de drain. Par contre pour le transistor le plus court,
apparat nettement une augmentation du courant de drain, tension de grille donne,
lorsquon passe dune faible une forte polarisation de drain. La faon la plus commune de
quantifier cet effet est de se placer une valeur de courant de drain sous le seuil et de prendre
le rapport ci-dessous :
V g (V d faible) V g (V d fort )
DIBL = 1000
(85)
Vd fort Vd faible
I sousleseuil
d
Ce qui nous donne une valeur en mV/V que lon peut tracer en fonction de la longueur
de grille du transistor :
60 60
100100
55.129
65.134
DIBL (mV/V)
40 40
DIBL (mV/V)
Id = 0,1 A
Vdfaible = 50mV
Vdfort = 1V
50 50
30 30
Dibl
20 20
Id = 0,1 A
Vdfaible = 50mV
Vdfort = 1V
Dibl
0.4
1 .7
10
10
1/L1,7
2
0 .7
10 10
1/L0,7
00
00.05
0.1
0,1
0.2
0,2
0.3
0,3
0.4
0,4
0.5
0,5
0.6
0,6
0.7
0,7
0.8
0,8
0.9
0,9
1,1
1.1
11
1
0.01
0,01
0.05
0.1
0,1
L
11
Figure 39 : Valeurs du DIBL en fonction de la tension de grille pour les transistors de dmonstration en
chelle linaire (a) puis logarithmique (b)
Sur la figure 39, nous remarquons deux rgimes diffrents pour le DIBL. Pour les
transistors de longueurs de grille suprieure 0,2m, nous obtenons une loi en puissance
58
dune valeur de -0,7 alors que pour les transistors plus courts que cette valeur de 0,2m, le
DIBL suit une loi en puissance dune valeur de -1,7. Ces rsultats se rapprochent de deux
modles labors pour le DIBL. Ainsi le modle de Gronjohn [Gronjohn 84] prvoit une loi
en puissance en 1/L, alors que le modle de Skotnicki [Skotnicki 2000] prdit une loi en
puissance en 1/L2. La transition entre les deux rgimes dpend de la technologie utilise et
notamment du dopage canal et de lpaisseur doxyde.
Poursuivons par la dtermination de la tension de polarisation Vd,sat . Rappelons que
cette tension est la valeur de la polarisation applique au drain pour laquelle le canal
dinversion se pince et cela tension de grille fixe en forte inversion. Soit la fonction G
dfinie ainsi [Yang 88] :
d( 1 )
gd
dI
(86)
G (Vd ) = g d
avec g d = d
dV d
dV d V
g
Alors, la valeur de tension de drain pour laquelle cette fonction G est maximale est la
tension de saturation [Yang 88].
12 12
-2
0.01
1.10
3
10.567
L=50nm
Vg = 1,2V
-3
8.100.008
-3
6.100.006
Id12V
-3
4.100.004
L=1m
-3
2.100.002
0
0
0.2
0,2
0.4
0,4
0.6
0,6
0.8
0,8
Vd
1.2
1.4
1,2
G12V
1,6
1.5
avec
d( 1
gd =
gd
dVd
dI d
dVd
Vg
L=1m
1.6
1,4
G (Vd ) = g d
L=50nm
10 10
Fonction G (V-1)
9.755 10
00
0.2
0.4
0,2
0.6
0,4
Tension de drain (V)
0.8
0,6
0,8
Vd
1.2
1,2
1.4
1,4
1.6
1,6
1.44
0,8
0.8
Tension de saturation (V)
0,70.7
0,60.6
0,50.5
Vdsat12V
0,40.4
1.2 Vt
0,30.3
Vg - Vt
0,20.2
Vd,sat
0,10.1
00
00.05
0.1
0,1
0.2
0,2
0.3
0,3
0.4
0,4
0.5
0,5
0.6
0,6
0.7
0,7
0.8
0,8
0.9
0,9
1,1
1.1

Figure 40 : Courant de drain (a) et fonction G (b) en fonction de la tension de grille ; et valeurs de Vd,sat
extraites pour chaque longueur de grille (c) pour les transistors de dmonstration.
Appliquons cette mthode aux transistors de dmonstration. La figure 40 donne le

rsultat. Remarquons tout dabord que nous nous sommes placs en forte inversion en
choisissant arbitrairement la tension de grille 1,2V pour tre au dessus de la tension de seuil.
Si on compare les valeurs de Vd,sat obtenues par cette mthode avec la diffrence entre la
tension de grille et les tensions de seuil de ces transistors extraites prcdemment (voir I.6.2
59
b)), nous obtenons une assez bonne adquation. En effet, la plupart du temps, la valeur de
tension de saturation nest pas extraite mthodiquement mais prise gale Vg-Vt. Il est
nanmoins utile davoir une mthode prcise pour extraire Vd,sat si lon a pas la valeur de la
tension de seuil.
Finissons par la vitesse de drive des porteurs. Cette vitesse de drive est dfinie comme
suit [Sodini 84] :
dI
g
v deriv = m
avec g m = d
(87)
WC ox
dV g
On dmontre quen forte inversion et en rgime de saturation que la vitesse de drive se
confond avec la vitesse des porteurs prs de la source [Sodini 84]. Ltude de cette vitesse
permet de se renseigner sur les limitations possibles des performances lectriques en mode
passant des transistors. Notamment il est intressant de regarder cette vitesse en fonction de la
polarisation de drain. Pour cela il suffit davoir deux caractristiques Id-Vd deux valeurs
proches de tension de grille en forte inversion. Leur rapport chaque polarisation de drain
divis par le produit W.Cox nous donne alors la vitesse de drive (voir quation 87) :
6
3 .106
3.10
6
-2
0.01
1.10
3
9.755 10
2.623 10
Vitesse de drive (cm s-1)
Vg = 1,1V
Vg = 1,2V
-3
8.100.008
L=50nm
-3
Id11V 0.006
6.10
5
Id12V
9
Id11V
9 -3
Id12V 0.004
4.10
-3
2.100.002
0.2
0,2
0.4
0,4
0.6
0,6
0.8
0,8
Vd
1.2
1,2
1.4
1,4
L=50nm
6
2 .106
2.10
1,5.10
6
Vderiv21.5 .106
L=1m
6
1 .106
1.10
5
5 .105
5.10
L=100nm
00
6
2.5 .106
2,5.10
1.6
1,6
1.5
00
0
0
0.2
0,2
0.4
0,4
0.6
0,6
0.8
0,8
Vd
1.2
1,2
1.4
1,4
1.6
1,6
1.5
Figure 41 : Courant de drain en fonction de la tension de drain deux polarisations de grille pour deux
transistors courts (a) ; et vitesses de drive extraites pour chaque longueur de grille (b) pour les transistors
de dmonstration.
Pour les transistors longs, on remarque sur la figure 41 que la vitesse de drive sature
au del de la tension de saturation. En effet, de faon classique, lorsque le canal se pince les
porteurs ne peuvent plus augmenter leur vitesse mme si on polarise plus fortement le drain.
Par contre pour les transistors les plus courts, cette saturation est moins franche. Pour tudier
le facteur dchelle, reportons alors la valeur maximale ( tension de drain maximale) de la
vitesse de drive en fonction de la longueur de grille des transistors :
60
7
1 .107
1.10
6
Vitesse de drive maximale (cm s-1)
8.1 10
Vd = 1,5V
1
Vderivmax
1
Vderivmax0
66
1 .10
1.10
( Vderivmax0 1 ) 0
L
Sans correction de Rsd

Avec correction de Rsd
Loi en 1/L
1.10 0.01
0,01
0.05
5
5
3.934 10 1 .105
0.1
0,1
L
11

Figure 42 : Maximum de la vitesse de drive en fonction de la longueur de grille pour les transistors de
dmonstration.
Apparat sur la figure 42 une saturation de la vitesse de drive en fonction de la

longueur de grille lorsquon descend sous les 100nm. Nanmoins, cette mthode nest pas
indpendante de la rsistance srie source-drain Rsd dont on sait quelle peut influencer les
caractristiques lectriques des transistors les plus courts. Mais il est possible de corriger cela
en changeant directement la valeur de la vitesse de drive selon la formule suivante et en
utilisant la valeur de Rsd extraite prcdemment en rgime ohmique (voir I.6.2 c)) :
v deriv
'
v deriv
=
(88)
1 R s v derivWC ox
avec Rs=Rsd/2.
Mais malgr cette correction, la saturation de la vitesse de drive pour les transistors
sub-0,1 m persiste vers 3.106 cm.s-1. Sans stendre sur les raisons physiques de ce rsultat,
nous caractrisons ici une limitation du gain en performance des transistors lorsquon diminue
la longueur de grille. Bien sur, nous aurions pu illustrer cette mthode dextraction de la
vitesse de drive avec un exemple de transistor suivant parfaitement une loi dchelle
inversement proportionnelle la longueur de grille en prenant des dispositifs plus longs. Mais
par souci de cohrence, nous avons prsent dans ce paragraphe les rsultats dune mme
batterie pour tous les paramtres extraits. Pour la plupart dentre eux, leur comportement face
la rduction de la longueur de grille est classique.
I.6.2 i) : Conclusion intermdiaire sur la mthode Fonction Y
Dans ce paragraphe, a t prsente la mthode dite Fonction Y avec laquelle nous
avons extrait les paramtres lectriques des transistors que nous avons tudis. Rappelons que
cette mthode est particulirement adapte pour les transistors les plus courts, notamment
grce son indpendance vis--vis de la rsistance srie source-drain. Cette mthode est
nanmoins restreinte la forte inversion, mais cest cette plage de tension de grille que
sutilisent principalement les transistors MOS.
61
I.7 : Conclusion
Ce premier chapitre avait pour but de prsenter ce quest un transistor MOS effet de
champ, ses quations de base et la faon de faire pour extraire ses paramtres lectriques.
En premier lieu a t prsent le principe de fonctionnement dun transistor MOS qui
consiste en la possibilit de modifier en surface la concentration et le flux de porteurs entre une
source et un drain par lapplication dune tension sur une lectrode de commande situe en
surface du flux de porteurs appele grille.
Puis ont t dcrits en termes de courant les diffrents rgimes de fonctionnement dun
transistor MOS avec au passage la dfinition dun certain nombre de paramtres lectriques
clefs rgissant les caractristiques lectriques dun transistor MOS tels que la tension de seuil ou
bien la mobilit.
Ensuite, nous nous sommes pench sur les effets quentrane la miniaturisation dun
transistor MOS notamment sur ces paramtres lectriques. La miniaturisation est une mthode
principalement employe pour pouvoir augmenter la densit dintgration des transistors sur
une puce ainsi quentre autres pour augmenter leur temps de commutation. Mais cette
miniaturisation entrane une suite deffets nfastes sur les caractristiques des transistors dont
nous avons prsent les principaux. Afin de contrecarrer ces effets nfastes ont t introduits
progressivement au cours de ces dernires annes des ajouts technologiques dont nous avons
donn trois exemples parmi les plus utiliss aujourdhui.
Pour finir, si on veut tudier le fonctionnement des dernires gnrations de transistors il
faut pouvoir extraire les paramtres lectriques de ceux-ci partir de mesures lectriques
notamment. Pour cela, a t fait un tat de lart ainsi quune prsentation complte dune
mthode dextraction appele Fonction Y qui a t prfrentiellement utilise au cours de
nos tudes.
Il sagit maintenant de prsenter les rsultats obtenus pour les dispositifs que nous avons
tudi au cours de cette thse. Le but nest pas de dresser une liste exhaustive des rsultats
obtenus pour chaque architecture mais plutt de prsenter les amliorations et les innovations
que nous avons pu apport sur lextraction de paramtres. Ces innovations ont t
dveloppes au fur mesure de ltude de ces dispositifs afin de rsoudre certains problmes
particuliers que la mthode classique prsente dans ce paragraphe ne pouvait rsoudre.
62
63
Chapitre II : Caractrisation lectrique de MOSFETs sub-0,1m base de mesures courant-tension
Chapitre II :
Caractrisation lectrique de MOSFETs sub-0,1m
base de mesures courant-tension
64
II.1 : Introduction
Le chapitre prcdent a prsent ce quest un transistor MOS effet de champ, ses
quations de base ainsi que les mthodes pour extraire ses paramtres lectriques.
Maintenant, passons aux choses concrtes, c'est--dire la prsentation des dispositifs
que nous avons tudis au cours de cette thse ainsi que les rsultats obtenus sur le transport
lectrique de ces transistors aux faibles longueurs de grille. Pour cela nous utiliserons la
mthode prsente au chapitre prcdent rpondant au nom de Fonction Y .
Au cours de cette thse nous avons pu tudi trois architectures diffrentes de transistors
MOS Silicium massif sub-0,1m grce aux collaborations menes avec ST Microelectronics
Crolles et le CEA-Leti Grenoble.
En premier lieu, sera prsente ltude mene sur des transistors MOS sur Silicium
massif oxyde ultrafin (tox = 1.2nm) et ultra courts (L = 30nm pour le plus court) fabriqus
par ST Microelectronics. Dans cette partie, sera prsente au pralable une adaptation de la
mthode Fonction Y tenant compte de linfluence du courant de grille sur le courant de
drain qui savrera indispensable afin dextraire correctement les paramtres lectriques de ce
type de transistors.
En second lieu, seront caractriss des transistors MOS sur Silicium massif canal n
Si:C, c'est--dire ayant une couche enterre de Silicium laquelle on a implant du Carbone
afin de limiter les effets de canaux courts. Ces transistors sont optimiss pour une longueur de
grille de 50nm et fabriqus par le CEA-Leti.
En dernier lieu, seront caractriss des transistors MOS sur Silicium massif canal p
SiGe, c'est--dire ayant une couche enterre dalliage Silicium-Germanium afin
principalement daugmenter la mobilit des porteurs et de rduire le bruit lectrique. Ces
transistors sont optimiss pour une longueur de grille de 50nm et fabriqus par le CEA-Leti.
Pour tous ces dispositifs une attention toute particulire sera apporte sur la mobilit des
porteurs en inversion. En effet, la mobilit est un paramtre clef pour les MOSFETs trs
sensible aux dfauts qui peuvent apparatre lors des nombreux processus de fabrication des
transistors, surtout dans le substrat et dans loxyde de grille. Au cours de cette discussion est
apparu ncessaire de violer lhypothse communment admise par les mthodes dextraction
classiques dinvariabilit de la mobilit bas champ avec la rduction de la longueur de grille.
Une adaptation de la mthode Fonction Y avec variation de mobilit bas champ sera
donc prsente dans ce chapitre.
II.2 : Transistors ultracourts oxyde ultrafin

Le premier type de transistors que nous allons prsent sont des transistors en Silicium
massif optimiss pour des longueur de grille 50nm et en de. Leur particularit est davoir un
oxyde de grille en silice trs fin, c'est--dire de 12 dpaisseur. En effet, afin de poursuivre
la miniaturisation des transistors MOS des longueurs de grille dcananomtriques il savre
ncessaire de rduire lpaisseur de loxyde de grille. Ainsi pour une longueur de grille de
50nm la loi dchelle demande une paisseur doxyde de 1.2 nm soit pas plus de 4 couches
atomiques (voir figure 1).
65
paisseur doxyde (nm)
15
tox
10
L
40
0.5 CMOS
SiO2
Courant de fuite
0.35 CMOS
0.25 CMOS
0.18 CMOS
0.12 CMOS
0.05 CMOS
0
0
0.2
0.4
0.6
paisseur physique d
doxyde (
()
Figure 1 : Prvision concernant lpaisseur doxyde pour chaque gnration de MOSFETs (a) ainsi que
laugmentation de la densit de courant de fuite en rsultant (b).
Ceci a pour consquence une augmentation exponentielle du courant de fuite travers la

grille qui entrane une augmentation importante de la consommation ainsi quune perturbation
du courant de drain. En effet, le courant de grille varie proportionnellement la surface de la
grille ( I g W .L ) alors que le courant de drain varie, au premier ordre, inversement
proportionnellement la longueur de grille ( I d W
). On sattend donc ce que le courant

L
de grille ne soit gnant uniquement que pour les transistors grande surface. Le courant de
drain des transistors ultracourts ne doit donc pas tre perturb par le courant de fuite vers la
grille. Tout ce raisonnement est correct lorsquon a des transistors nominaux, c'est--dire
isols avec chacun leur grille, source et drain propres. Or, dans la plupart des cas, la
caractrisation lectrique, surtout lors des mesures courant-tension visant tudier limpact de
la rduction de la gomtrie des transistors sur les paramtres lectriques, se fait sur des
batteries test de transistors source et grille communes. Dans cette configuration le courant de
grille est le mme pour tous les transistors et est quivalent celui dun transistor ayant une
surface gale la somme des surfaces de grille des transistors de la batterie. Ainsi nombre de
transistors voient leurs caractristiques Id-Vg perturbes et pas seulement les transistors de
grande surface.
II.2.1 : Dispositifs tudis

La collaboration avec ST Microelectronics porte sur des transistors MOS Silicium
massif canal n et p de longueur de grille ultracourte et oxyde ultrafin. La finalit en tant
une caractrisation lectrique fine et pousse sur des lots avancs afin danalyser, de
comprendre et de modliser le comportement lectrique de ces transistors. Ltude a port sur
un premier lot que lon nommera par la suite GRI optimis pour une longueur de grille de
55nm, puis elle sest poursuivie sur un second lot baptis MDX optimis pour une
longueur de grille de 45nm pour se finir par le lot de nom HKC optimis pour une
longueur de grille de 30nm.
II.2.1 a) : Description des transistors du lot GRI
Les principaux dtails technologiques de ce lot sont lists ci-dessous :
Oxyde de grille en silice (SiO2) de 12 dpaisseur ralise par RTN (Rapid
Thermal Nitridation), c'est--dire une oxydation faite sous atmosphre azote (N)
et oxygne (O) environ 900C.
66
Grille en poly-silicium de 1500 dpaisseur.

Extensions LDD (Low Doped Drain) dArsenic (As) doses 1.1015 e- par cm2
implante 1keV pour les nMOS et Bore (B) doses 1.1015 e- par cm2
implante 0,25keV pour les pMOS.
Poches de surdopage Bore (B) doses 2.1013 e- par cm2 implante 15keV
sous un angle de 25 pour les nMOS et Phosphore (Ph) doses 3.1013 e- par
cm2 implante 30keV sous un angle de 25pour les pMOS.
Recuit dactivation 1000C pendant 10s.
Siliciuration des zones HDD (High Doped Drain) source et drain avec du
Siliciure de Cobalt (CoSi2).
La technologie utilise pour ces transistors est optimise afin de corriger les effets de
canaux courts rsultant de la miniaturisation agressive de ceux-ci (voir I.5). Rappelons donc
que :
Les extensions LDD servent notamment rduire le champ lectrique
longitudinal source-drain limitant ainsi le vieillissement prmatur du transistor
par porteurs chauds.
La siliciuration des zones HDD source et drain permet de diminuer les
rsistance daccs source et drain Rs et Rd, qui notamment dgradent
sensiblement, surtout pour les transistors trs courts, la mobilit effective des
porteurs en forte inversion limitant ainsi leur courant Ion.
Les poches de surdopage permettent de limiter voire de supprimer la chute de la
valeur de la tension de seuil prsente quand on diminue la longueur de grille
due au partage de charge, c'est--dire la perte de contrle par la grille dune
partie de la charge de dsertion situe sous elle due au rapprochement des
jonctions source-substrat et drain-substrat.
Cette technologie permet davoir de bonnes caractristiques jusqu une longueur de
grille de 55nm.
II.2.1 b) : Description des transistors du lot MDX
Figure 2 : Photo TEM du transistor MOS canal n le plus court (L=45nm) du lot MDX.
Le lot MDX est technologiquement trs proche du lot GRI, voil pourquoi la photo
TEM de la figure 2 reprsentant un transistor du lot MDX peut illustrer aussi ceux du lot GRI.
Voici les principales caractristiques technologiques du lot MDX :
Oxyde de grille en silice (SiO2) de 12 dpaisseur ralise par RTN (Rapid
Thermal Nitridation).
67

implante 1keV pour les nMOS et Bore (B) doses 1.1015 e- par cm2
implante 0,25keV pour les pMOS.
Poches de surdopage Bore (B) doses 2.1013 e- par cm2 implante 15keV
sous un angle de 25 pour les nMOS et Phosphore (Ph) doses 3.1013 e- par
cm2 implante 30keV sous un angle de 25pour les pMOS.
Recuit dactivation 1000C pendant 10s.
Siliciure de Cobalt (CoSi2).
En fait les principales caractristiques technologiques sont communes aux deux lots,
nanmoins le lot MDX permet de descendre plus bas en longueur de grille, jusqu 45 nm
(voir tableau 1).
II.2.1 c) : Description des transistors du lot HKC
Le lot HKC est assez diffrent des deux lots prcdents. Voici les principales
caractristiques technologiques du lot HKC :
Oxyde de grille en silice (SiO2) de 12 dpaisseur ralise par PN (Plasma
Nitridation), c'est--dire un oxyde o la nitruration est assite par plasma [Tavel
2003]. La figure 3 montre une photo TEM de loxyde obtenu par cette
technologie.
implante 0,5keV pour les nMOS et Fluorure de Bore (BF2) doses 5.1014 epar cm2 implante 0,5keV pour les pMOS.
Poches de surdopage Fluorure de Bore (BF2) doses 4.1013 e- par cm2
implante 27keV sous un angle de 25 pour les nMOS et Arsenic (As) doses
3.1013 e- par cm2 implante 65keV sous un angle de 25pour les pMOS.
Recuit dactivation 1055C pendant environ une fraction de seconde (pic de
recuit).
Siliciure de Nickel (NiSi).
En premier lieu, il permet de descendre en longueur de grille jusqu 30nm. De plus, il
utilise une nouvelle technique pour la croissance de loxyde de grille, la grille est plus fine, les
extensions LDD sont moins dopes afin de limiter leur diffusion, les poches de surdopage
sont plus fortement doses et les lments utiliss sont diffrents, le recuit dactivation est
diffrent et finalement la siliciuration des zones HDD utilise un autre alliage mtallique.
68
PolySi
PN oxide
11.5
Si-substrate
Figure 3 : Photo TEM de loxyde de grille du transistor MOS canal n de longueur de grille de 65nm du
lot HKC.
La figure 3 montre un zoom dune photo TEM au niveau du canal dun MOSFET court
du lot HKC .
II.2.1 d) : Rcapitulatif
Deux lots de technologie similaire GRI et MDX sont notre disposition ainsi
quun lot utilisant une technologie plus avance HKC . A chaque gnration la longueur de
grille minimale est diminue (de 55nm 30 nm en passant par 45nm).
Ltude a t mene principalement sur des transistors en batterie grille et source
communes de largeurs de grille 10m et dont les longueurs de grille physiques (mesures par
TEM) sont donnes dans le tableau ci-dessous :
Lot GRI
Lot MDX
Lot HKC
0,03
0,055
0,045
0,2
0,04
0,085
0,075
0,22
0,05
0,06
0,105
0,095
0,26
0,125
0,115
0,3
0,07
0,145
0,145
0,34
0,08
0,185
0,185
0,54
0,09
0,285
0,285
0,74
0,1
0,465
0,465
1
0,12
2
0,14
1
1
5
5
5
0,16
10
10
10
0,18
Tableau 1 : Valeurs des longueurs de grille physiques pour les batteries de transistors source et grille
communes des trois lots GRI , MDX et HKC .
Remarquons que pour le lot HKC nous avons une plus grande varit de longueurs de
grille que pour les deux autres lots (voir tableau 1), en fait pour ce lot ont t dessines trois
sous-batteries source et grille communes.
Nous avons eu besoin aussi de transistors isols (possdant chacun leur source, drain et
grille propre) de 10m de largeur de grille et dont les longueurs de grille physiques sont
donnes dans le tableau ci-dessous :
69
Lot GRI
Lot MDX
0,055
0,15
0,285
10
0,045
0,15
0,285
10
Lot HKC
0,04
0,06
0,15
1
10
Tableau 2 : Valeurs des longueurs de grille physiques pour les batteries de transistors isols des trois lots
GRI , MDX et HKC .
Pour les transistors isols, le jeu de longueurs de grille est plus restreint (voir tableau 2).
Par la suite nous appellerons ces valeurs de longueurs de grille physiques tout
simplement longueur de grille car ce sont elles que nous utiliserons lors des mthodes
dextraction.
Pour des raisons de cohrence, nous prsenterons les rsultats et les mthodes imagines
pour ltude du lot le plus ancien (lot GRI). Bien sr, une comparaison sera faite la suite
entre les trois gnrations de transistors.
II.2.2 : Partition du courant de grille

Comme rappel au dbut de ce paragraphe, afin de mener bien lextraction de
paramtres pour des dispositifs trs faible paisseur doxyde il faut corriger le courant de
drain de linfluence du courant de fuite vers la grille. En effet, si on utilise la mthode
Fonction Y directement partir des caractristiques Id-Vg mesures faible tension de drain
cela entrane une mauvaise valuation des paramtres extraits. Pour illustrer ce problme,
voici ci-dessous les Id-Vg mesures 10mV pour le lot GRI sur une batterie de transistors
source et grille communes :
4
2 .10 -4
2.10
4
-3 3
1 .10
1.10
4
1.85 10
Courant de drain et de grille (A)
1.989 10
-4 4
1 .10
1.10
L=55nm
-5 5
1 .10
1.10
-6
1 .10
1.10
Id10
Ig10
-7 7
1 .10
1.10
L=10m
-8 8
1 .10
1.10
Courant de drain
Courant de grille
1 .10
1.10
-9 9
10
10
-10
1 .10
1.10
10
0.5
Courant de drain
4
1.5 .10 -4
1,5.10
4
1 .10 -4
1.10
Id10
L=55nm
Ig10
5
5 .10 -5
5.10
0.2
- 0,4 - 0,2
0.2
0,2
0.4
0,4
0.6
0,6
Vg
0.8
0,8
1.2
1,2
1.4
1,4
0.4
1.6
1,6
1.5
L=10m
5
5 .10 -5
- 5.10
0.00006
0.4
Courant de grille
0.5
0.2
- 0,4 - 0,2
0.2
0,2
0.4
0,4
0.6
Vg
0,6
0.8
0,8
1.2
1,2
1.4
1,4
1.6
1,6
1.5
Figure 4 : Courant de drain et de grille en chelle logarithmique (a) puis linaire (b) en fonction de la
tension de grille Vd=10mV pour une batterie de transistors.
Ce qui frappe dentre sur la figure 4 cest la valeur trs importante du courant de grille
qui est du mme ordre de grandeur que le courant de drain des transistors mme pour les plus
courts dentre eux. Comme expliqu prcdemment, le passage une paisseur doxyde aussi
faible augmente fortement la densit de courant de fuite vers la grille. On observe bien que le
courant de grille est le mme pour tous les transistors, caus par leur utilisation en batterie
grille commune.
70

4
3.5 .10 -4
3,5.10
4
4
2 .10-4
2.10
4
1.989 10
3.063 10
Courant de source
L=10m
Courant de drain
Courant de grille
4
2.5 .10 -4
2,5.10
(Courant de source - Courant de drain)

4
1 .10-4
1.10
1 0
Id10
L=55nm
Courant de drain
Courant de grille
Courants(A)
Courants(A)
4
1.5 .10-4
1,5.10
Courant de source
4
3 .10 -4
3.10
0
Id10
1 0
( Is10)
0
( Is10)
1 0
Ig10
1
Ig10
(Courant de source - Courant de drain)
4
2 .10 -4
2.10
1,5.104-4
0
01.5 .10
Is10 Id10
5.10 5
1 0
1 0 5 .10 -5
Is10 Id10
4
1 .10 -4
1.10
0
5
5 .10 -5
5.10
5
5 .10 -5
- 5.10
5
6 10
00
0.2
0,2
0.4
0,4
0.6
0,6
0.8
0,8
Vg
11
1.2
1,2
1.4
1,4
1.6
1,6
1.5
0
0
00
0.2
0,2
0.4
0,4
0.6
0,6
0.8
0,8
Vg
11
1.2
1,2
1.4
1,4
1.6
1,6
1.5
Figure 5 : Courant de drain, de source et de grille en fonction de la tension de grille Vd=10mV pour le
transistor le plus long (L=10m) (a) et le plus court (L=55nm) (b).
Leffet que cela induit sur le courant de drain est illustr par la figure 5, notamment
pour les transistors les plus longs dont le courant de drain est si perturb quil devient ngatif
forte polarisation de grille. En effet, un simple calcul permet de lexpliquer : nous avons
I d = I s I g en ngligeant le courant de fuite vers le substrat et en considrant les courants en
valeur algbrique. Donc si le courant de grille devient suprieur au courant de source, le
courant de drain devient ngatif. Il apparat donc vident que quelque soit la mthode utilise
lextraction des paramtres sera fausse voire impossible pour les transistors longs. Ainsi, par
exemple, la fonction Y deviendrait imaginaire en forte inversion car au dnominateur nous
aurions une racine carre dun terme ngatif (car la transconductance est ngative en forte
inversion pour ces transistors longs). Nous pourrions prendre la valeur absolue de la
transconductance mais a naurait aucun sens physique. Une mauvaise ide serait dutiliser les
courbes courant de source en fonction de la polarisation de grille en lieu et place des courbes
courant de drain en fonction de la polarisation de grille. Mais la figure 5 montre clairement
que le courant de source est lui-mme perturb par le courant de grille, il est faux de penser
que le courant de source est le mme que celui quil y aurait avec un oxyde plus pais et que
seul le courant de drain est perturb. La suite de ce paragraphe claircira ce point en
modlisant la rpartition gomtrique du courant de grille entre la source et le drain (voir
II.2.2 a)).
Nous voici devant un problme de taille quil faut rsoudre imprativement pour
pouvoir continuer ltude de ces dispositifs.
II.2.2 a) : Coefficients de partition du courant de grille d et s
Une faon de contourner ce problme serait de pouvoir calculer un courant de drain
idal , c'est--dire sans fuites vers la grille. Pour cela dcrivons les courants prsents dans
un MOSFET canal n dans le cas dun oxyde ultrafin en ngligeant le courant substrat :
71
Ig
Is
s.Ig
d.Ig
Id
Id0
Is = Id0 + s I g
Id = Id 0 d I g
Id = Is I g
Figure 6 : Modle de partition du courant de grille en fonction dun courant de drain idal not Id0.
Nous utiliserons par la suite la nomenclature illustre par la figure 6 :

Id0 : courant de drain corrig, c'est--dire corrig des fuites vers la grille cot
drain
d : coefficient de partition du courant de grille cot drain
s : coefficient de partition du courant de grille cot source
d + s = 1 bien sur pour que la somme des courants soit nulle
Le courant de drain idal scrit :
I d0 = I d + d I g = I s s I g
(1)
Cette expression se justifie en considrant le cas o on ne polarise pas le drain (Vd=0V).
Dans cette situation si on polarise la grille pour se placer en forte inversion, il existera un
courant de drain et un courant de source alors que classiquement (pour des oxydes plus pais)
Vd=0V on doit avoir Id=Is=0A. Cela se voit sur les caractristiques Id-Vd en forte inversion
(voir figure 22). Donc, dans le cas dun oxyde ultrafin, en forte inversion surtout, mme Vd
nul il existera un courant de grille dpendant bien sur de la tension de grille. La couche
dinversion mettant en contact lectriquement la source et le drain, le courant de grille aura
tendance aspirer des porteurs de la source et du drain. Dans le cas dun transistor isol,
on aura donc un courant de drain gal la moiti du courant de grille, lautre moiti venant de
la source. On peut gnraliser alors les expressions des courants de drain et de source sous la
forme :
I d (V g )
= d I g (V g )
et I s (V g )
= s I g (V g )
(2)
Vd = 0V
Vd = 0V
Vd = 0V
Vd = 0V
avec d reprsentant la proportion de courant de grille venant du drain et s celle venant de la

source.
Maintenant, plaons nous en rgime ohmique Vd non nul : on souhaite calculer un
courant de drain idal c'est--dire qui aurait une caractristique Id(Vd) semblable celle
dun transistor conventionnel ( oxyde plus pais) il faut donc rajouter au courant de drain la
partie du courant de grille qui provient du drain ; do lexpression prsente dans lquation
(1).
Notre but est de pouvoir extraire ce courant de drain corrig afin de lui appliquer les
mthodes dextraction de paramtres. Pour cela il faut pouvoir extraire les coefficients de
partition du courant de grille d et s.
72
II.2.2 b) : Extraction de d et s en rgime ohmique : mthode (gd, gs)

Cette mthode se base sur lextrapolation des valeurs des courants de drain et de source
polarisation de drain nulle partie de deux mesures en rgime ohmique et nest valable
quen forte inversion (Vg>>Vt). Pour commencer il faut mesurer le courant de drain (et de
source) deux valeurs de polarisation de drain faible pour rester en rgime ohmique
(Vd<<Vd,sat ). Afin de ne pas surcharger les figures qui suivent nous montrerons le rsultat de
cette mthode pour le transistor le plus long (L=10m) et pour le transistor le plus court
(L=55nm). Ainsi la figure 7 montre le rsultat de telles mesures courant-tension.
4
5 .10 -4
5.10
4
-4
1,5.10
4
4.393 10
1.488 10
L=10m
Courant de source
1 0
5
Id20
5 .10 -5
1 0
Is10
Courant de drain
1 0
Is20
Courants (A)
Courants (A)
1 0
Id10
5.10
Vd = 10mV
L=55nm
4
4 .10 -4
4.10
4
1 .10 -4
1.10
Vd = 20mV
Courant de source
3.10
4
0 . -4
Id10 3 10
0
Id20
Courant de drain
0
Is10
0
4
Is20 2 .10 -4
2.10
-4
4
1.10
1 .10
Vd = 20mV
Vd = 10mV
5
5 .10 -5
- 5.10
5
6 10
0.4
0.2
- 0,4 - 0,2
0.5
0.2
0,2
0.4
0,4
0.6
Vg
0.8
0,6
0,8
1.2
1,2
1.4
1,4
1.6
1,6
1.5
00
0
0.5
0.4
0.2
- 0,4 - 0,2
0.2
0,2
0.4
0,4
0.6
0.8
0,6
0,8
Vg
1.2
1.4
1,2
1,4
1.6
1,6
1.5
Figure 7 : Courant de drain et de source en fonction de la tension de grille Vd=10mV et 20mV pour le
transistor le plus long (L=10m) (a) et le plus court (L=55nm) (b).
A partir de ces courbes on calcule, pour chaque valeur de tension de grille, une
conductance de sortie du courant de drain :
I I d1
gd = d2
(3)
Vd 2 Vd 1
o Id1 (resp. Id2 ) est le courant de drain Vd=Vd1 (resp. Vd2) avec 0<Vd1<Vd2.
Pour obtenir le courant de drain corrig il suffit alors de multiplier cette conductance de
sortie du courant de drain par la valeur de tension de drain souhaite. On peut alors comparer
ce courant de drain corrig aux courants de drain et de source.
-4
1,5.10
4
4
3.5 .10 -4
3,5.10
4
3.063 10
1.455 10
L=10m
Vd = 10mV
Courant de source
5 .10
5.10
1 0
Is10
Courant de drain
5
-5
Courant de drain
corrig
1 0
( ID0a)
Vd = 10mV
4
2.5 .10 -4
2,5.10
Courants (A)
Courants (A)
4
1 .10 -4
1.10
1 0
Id10
L=55nm
4
3 .10-4
3.10
Courant de source
4
2 .10-4
2.10
0
Id10
Courant de drain
0
Is10
Courant de drain
corrig
0
4
( ID0a) 1.5 .10 -4
1,5.10
4
1 .10-4
1.10
5
5 .10 -5
5.10
5.10-55
6 10
5 .10
0.4
0.5
0.2
- 0,4 - 0,2
0.2
0,2
0.4
0,4
0.6
Vg
0,6
0.8
0,8
1.2
1,2
1.4
1,4
1.6
1,6
1.5
00
0
0.5
0.4
0.2
- 0,4 - 0,2
0.2
0,2
0.4
0,4
0.6
0,6
Vg
0.8
0,8
1.2
1,2
1.4
1,4
1.6
1,6
1.5
73

-5
6.10
6
610
L=10m
6
5 .10 -5
5.10
Courants (A)
6
4 .10 -5
4.10
6
3 .10-5
3.10
Courant de source
1 0
Id10
Courant de drain
1 0
Is10
6
2 .10 -5
2.10
Courant de drain
corrig
1 0
( ID0a)
6
1 .10 -5
1.10
Vd = 10mV
- 1.10
-56
1 .10
2.10-5
2 10
0.5
0.4
0.2
- 0,4 - 0,2
0.2
0,2
0.4
0,4
0.6
0,6
Vg
0.8
0,8
1.2
1,2
1.4
1,4
1.6
1,6
1.5
Figure 8 : Courant de drain, de source et de drain corrig en fonction de la tension de grille Vd=10mV
pour le transistor le plus long (L=10m) avec un zoom (a et c) et le plus court (L=55nm) (b).
En regardant la figure 8, plusieurs rsultats notables apparaissent :

Pour le transistor long, le courant de drain corrig a une allure classique, c'est-dire quil reste positif et sa variation avec la tension de grille est conforme aux
lois classiques des MOSFETs longs.
Pour le transistor court lcart est faible entre le courant de drain corrig et le
courant de drain, nanmoins il nest pas ngligeable.
Toutefois ce dernier rsultat peut paratre surprenant. En effet, en rgime ohmique, le
canal tant quasiment uniforme les fuites de courant travers la grille devraient tre
identiques, donc il devrait avoir autant de fuites cot source que cot drain. Dans ce cas l les
deux coefficients de partition du courant de grille sont gaux et valent 50% chacun. Ce qui
donne un courant de drain corrig gal la moyenne entre le courant de drain et le courant de
source :
Ig
Ig
1
(4)
Si d = s = alors I d = I d 0
et I s = I d 0 +
2
2
2
I + Is
Id0 = d
Do
(5)
2
Or ce nest pas le cas pour la figure 8, si on regarde le transistor court on constate que
Id0 est lgrement suprieur Id ce qui signifie une faible valeur de d (<10%). Tout le
raisonnement prcdent est parfaitement juste dans le cas dun transistor isol c'est--dire
avec sa grille et sa source propre. Mais rappelons nous que ces mesures sont faites sur des
batteries de transistors source et grille communes. Ainsi, lorsquon polarise un transistor de
la batterie on rcupre un courant de grille quivalent celui dun transistor ayant laire gale
la somme de toutes les grilles des transistors. Et comme la source est commune les fuites
cot source deviennent prpondrantes par rapport celles cot drain pour un seul transistor et
cela dautant plus que sa longueur de grille est petite.
Pour sen convaincre, il faut pouvoir extraire les valeurs des coefficients de partition du
courant de grille. Pour cela il faut chaque polarisation de grille reporter la valeur du courant
de drain et de source dans un plan (courant de drain-polarisation de drain) :
74

4
2 .10 -4
2.10
4
4
5 .10-4
5.10
4
2 10
1,5.10
5 .10
5.10
1 25
L=10m
Courants(A)
Courants(A)
ISS10
s = 71%
d = 19%
5
-5
Courant de source
Courant de source
Vg = 1,5V
Courant de drain
4
4 .10-4
4.10
4
1 .10 -4
1.10
1 25
IDD10
Vg = 1,5V
s.Ig
4
1.5 .10 -4
4.393 10
4
3 .10-4
3.10
s.Ig
1 25
IDD20
Courant de drain
L=55nm
1 25
4
2 .10-4
2.10
ISS20
4
1 .10-4
1.10
s = 94%
d = 6%
5
5 .10 -5
- 5.10
-d.Ig
4
1 .10 -4
- 1.10
5.264 10
0.005
0.01
0.015
10
0.02
15
0.025
20
Vd
6 10
25
-d.Ig
30
0.03
0.005
0.01
0.015
10
0.02
15
Vd
0.025
20
25
30
0.03
Tension de drain (mV)
Tension de drain (mV)
Figure 9 : Courant de drain et de source en fonction de la tension de drain Vg=1,5V pour le transistor le plus
long (L=10m) (a) et le plus court (L=55nm) (b).
En partant de lquation (1), si on annule la tension de drain on obtient :

I d (Vd = 0) = d I g et I s (Vd = 0) = s I g
(6)
Donc en se plaant deux valeurs trs faibles de polarisation de drain (dans notre cas
10mV et 20mV) on peut extrapoler la valeur des courants de source et de drain une
polarisation de drain nulle car en zone ohmique les courants de drain et de source varient
linairement avec la tension de drain. En considrant que le courant de grille reste le mme il
est alors trs simple dextraire les coefficients de partition du courant de grille.
La figure 9 illustre cette mthode pour la valeur maximale de tension de grille utilise
(ici 1,5V) et donne les valeurs extraites des coefficients de partition du courant de grille. On
remarque tout de suite que le courant de grille nest pas rparti quitablement entre la source
et le drain et que sa rpartition est nettement plus tranche pour le transistor court que pour le
transistor long. Afin de se rendre compte du domaine de validit de cette mthode on peut
alors tracer en fonction de la tension de grille les valeurs extraites des coefficients de
partition :
1
source
0,80.8
0
d10
1,2
1.2
source +drain
Coefficients de partition de Ig
1,2
1.2
0,60.6
0
d20
0
s10
tot10
source
0,80.8
0,60.6
0
s20
drain
0,4
0.008 0.4
L=10m
00
0.2 0.2
- 0,2
00
0.2
0,2
0.4
0,4
0.6
0,6
0.8
0,8
Vg
1.2
1,2
L=55nm
0
0
d20 + s20
0.4
0,20.2
1.4
1,4
1.6
1,6
1.5
source +drain
0,4
drain
0,20.2
00
0.2 0.2
-0,2
000
0.2
0,2
0.4
0,4
0.6
0,6
0.8
0,8
Vg
11
1.2
1,2
1.4
1,4
1.6
1,6
1.5
Figure 10 : Coefficients de partition du courant de grille en fonction de la tension de grille pour le transistor le
plus long (L=10m) (a) et le plus court (L=55nm) (b).
Comme on pouvait sy attendre, la figure 10 montre que la mthode nest valable quen
forte inversion, c'est--dire forte polarisation de grille o les courbes ont tendance
converger vers une constante. De plus la mthode a lair de converger plus tt pour le
transistor le plus long car dans ce cas la perturbation due au courant de grille est plus forte.
Nous pouvons donc appliquer cette mthode tous les transistors et regarder la variation des
coefficients de partition du courant de grille en fonction de la longueur de grille.
75

1,2
1.2
Vg=1,5V
0.968
L=55nm
1
source
0,80.8
L=10m
0,60.6
source
0,80.8
0,60.6
dmax
smax
0,40.4
drain
L=10m
0,20.2
00
- 0,2
0.2 0.2
L=55nm
0
00
0.2
0,2
0.4
0,4
0.6
0.8
0,6
0,8
Vg
1.2
1,2
1.4
1,4
0,40.4
0,20.2
drain
00
1.6
1,6
1.5
0
0.01
0,01
0.055
0.1
0,1
10
10
10
Figure 11 : Coefficients de partition du courant de grille (a) en fonction de la longueur de grille ainsi que leur
valeur tension de grille maximale (b) pour une batterie de transistors nMOS.
Comme nous lavions remarqu prcdemment, les coefficients de partition du courant

de grille se rapprochent lorsque la longueur de grille augmente (voir figure 11). Cela peut
sexpliquer simplement de faon gomtrique. En effet, si on considre que laire de la grille
commune est la somme des aires des grilles de chaque transistor on peut alors regarder la
pondration de laire de chaque transistor par rapport laire de cette grille commune.
Comme la largeur de grille est la mme pour tous les transistors on peut raisonner en terme de
longueur de grille. Donc si on avait un transistor isol avec la mme largeur de grille mais
avec une longueur de grille gale la somme des longueurs de grille des transistors nous
trouverions une valeur de 50% pour chacun des deux coefficients de partition du courant de
grille. Maintenant si on a un transistor avec la mme largeur de grille mais de longueur plus
faible le coefficient de partition cot drain sera gal, par une simple rgle de trois, la valeur
pour un transistor de longueur de grille gale la somme des longueurs de grille c'est--dire
50%, pondr par le rapport de sa longueur de grille par la somme des longueurs de grille des
transistors :
L
L
et s ( L) = 1 (0,5.
d ( L) = 0,5.
)
(7)
L
L
Ce simple modle gomtrique peut alors tre confront aux mesures :
Vg=1,5V
1,2
1.2
dmax
smax
source
0,80.8
0,60.6
alphad( Lth )
0,4
modle
gomtrique
alphas( Lth ) 0.4
0,20.2
0
drain
0.2 0.2
- 0,2
0.01
0,01
0.01
0.1
0,1
L , L , Lth , Lth
10
10
10

Figure 12 : Confrontation avec le modle gomtrique pour les coefficients de partition du courant de
grille tension de grille maximale en fonction de la longueur de grille pour une batterie de transistors.
Ce modle rend trs bien compte, comme le montre la figure 12, de la variation des
coefficients de partition du courant de grille avec la longueur de grille des transistors.
Nanmoins, exprimentalement les coefficients de partition du courant de grille ne tendent
76
-3 3
1 .10
1.10
3
10
0.00007
- Courant de drain et de grille (A)
pas vers un rapport 0-100% aux trs faibles longueurs de grille mais nous avons plutt une
stabilisation de ce rapport autours de 5%-95%. Cela sexplique par le fait quil y a cot drain
et source un courant de grille parasite constant et indpendant de la longueur de grille. Ce
courant de fuite est situ le plus vraisemblablement au niveau du recouvrement entre la zone
HDD du drain et la grille. Cest ce que lon appelle dans la littrature le courant doverlap
[Henson 2000].
Une vrification reste faire, il sagit dappliquer cette mthode aux MOSFETs canal
p. A priori, les rsultats doivent tre les mmes quelque soit le type de canal en ce qui
concerne la rpartition gomtrique du courant de grille. Pour cela appliquons cette mthode
de faon compltement symtrique pour une batterie de pMOS avec exactement les mmes
dimensions gomtriques que les nMOS.
-4 4
1 .10
1.10
L=55nm
-5 5
1 .10
1.10
-6
1 .10
1.10
Id10
Ig10
L=5m
-7 7
1 .10
1.10
-8 8
1 .10
1.10
Courant de drain
-9
1 .10
1.10
Courant de grille
L=10m
10
1.10
10
10 1 .10-10
1.4
1.2
- 1,4 - 1,2
1.3
-1
0.8
0.6
0.4
0.2
- 0,8 - 0,6 Vg
- 0,4 - 0,2
0.2
0,2
0,4
Courant de drain
Courant de grille
5
4 .10 -5
4.10
Id10
5
2 .10 -5
2.10
Ig10
0.5
5
2 .10 -5
- 2.10
0.00003
0.4
L=55nm
5
6 .10 -5
6.10
L=10m
1.4
1.2
- 1,4 - 1,2
1.3
-1
0.8
0.6
0.4
0.2
- 0,8 - 0,6 Vg
- 0,4 - 0,2
0.2
0,2
0.4
0,4
0.5
Figure 13 : Oppos du courant de drain et de grille en chelle logarithmique (a) puis linaire (b) en
fonction de la tension de grille Vd=10mV pour une batterie de transistors pMOS.
Nous avons dcid de reprsenter loppos du courant de drain et du courant de grille

afin de garder des valeurs positives pour les courants lors de nos calculs. Sans rentrer dans les
dtails, si on compare les pMOS aux nMOS de mme gomtrie, on retrouve le rsultat
classique dun courant moins important, longueur de grille donne, d principalement la
valeur nettement plus faible de la mobilit des trous comparativement celle des lectrons.
Par contre, le courant de grille a peu prs la mme valeur dans les deux cas, ce qui a pour
consquence une perturbation plus forte du courant de drain pour les pMOS. Ainsi, si on
compare les figures 4 et 13, on peut dire que le pMOS de longueur de grille 5m est autant
perturb que le nMOS de longueur de grille 10m. On saperoit mme que le pMOS de
longueur de grille 10m, le courant de drain est trs tt ngligeable devant le courant de
grille, mme sous le seuil.
Par la suite nous avons appliqu notre mthode, les rsultats intermdiaires sont
identiques et nous ne prsenterons donc que les valeurs finales des coefficients de partition cidessous.
77

1,2
1.2
Vg=-1, 3V
0.98
L=55nm
1
0,80.8
0,60.6
source
L=10m
source
0,80.8
0,60.6
dmax
smax
0,40.4
drain
L=10m
0,20.2
00
0.2 0.2
- 0,2
1.4
- 1,4
1.3
L=55nm
1.2
- 1,2
0.8
-1
- 0,8
0.6
Vg
0.4
- 0,6
- 0,4
0.2
- 0,2
00
0,40.4
0,20.2
drain
0
0
0
0.01
0,01
0.055
0.1
0,1
10
10
10
Figure 14 : Coefficients de partition du courant de grille (a) en fonction de la longueur de grille ainsi que
leur valeur tension de grille maximale (b) pour une batterie de transistors pMOS.
Tout dabord, une remarque sur la tension de grille maximale que nous avons appliqu
sur la grille. En effet, pour les pMOS cest -1,3 V alors que pour les nMOS cest 1,5V. Ce
choix est d au fait que les pMOS ont des tensions de seuil plus faibles en valeur absolue que
les nMOS, donc nous avons voulu nous placer une valeur de (Vg-Vt) quivalente. De tout
faon les figures 11 et 14 montrent bien une tendance converger vers une constante forte
tension de grille (en valeur absolue), donc cela na que peu dincidence sur les valeurs des
coefficients de partition du courant de grille tension de grille maximale (en valeur absolue).
La figure 14 illustre bien lquivalence des tendances observe sur les nMOS pour les pMOS.
Pour mieux sen convaincre, comparons une nouvelle fois la variation des coefficients de
partition du courant de grille tension de grille maximale avec le modle gomtrique
prcdent (voir figure 15).
Vg=-1,3V
1,2
1.2
dmax
smax
source
0.8
0,8
0.6
0,6
alphad( Lth )
0,4
modle
gomtrique
alphas( Lth ) 0.4
0,20.2
0
drain
0.2 0.2
- 0,2
0.01
0,01
0.01
d (%)
L(m)
0.1
0,1
L , L , Lth , Lth
10
10
10
0,055
0,085
0,105
0,125
0,145
0,185
0,285
0,465
1
5
10
nMOS
5,6
5,6
5,5
5
4
3,8
3,7
3,3
4,1
16,2
29
pMOS
5,1
3,8
2,3
2,2
2,2
2,1
2,5
2,8
3,8
17
27,8
modle
0,1576
0,2436
0,3009
0,3582
0,4155
0,5301
0,8166
1,3
2,9
14,3
28,7
Figure 15 : Confrontation avec le modle gomtrique pour les coefficients de partition du courant de
grille tension de grille maximale en fonction de la longueur de grille pour une batterie de transistors
pMOS et comparaison avec les nMOS quivalents gomtriquement pour d.
Les mmes conclusions que pour les nMOS sont tires avec la figure 15 la nuance
prs que le courant doverlap cot drain semble moins important proportionnellement parlant
pour les pMOS que pour les nMOS, ceci peut rsulter dune lgre diffrence technologique
au niveau des zones de recouvrement drain-grille.
Afin de continuer la validation de cette mthode, appliquons-la des transistors source
et grille isoles. Dans ce cas, par raison de symtrie nous devrions obtenir une valeur de 50%
pour chaque coefficient de partition du courant de grille, ce qui induit un courant de drain
corrig valant la moyenne du courant de drain et du courant de source. Notons cependant que
dans le cas de transistors isols le courant de grille est proportionnel la surface du transistor,
donc la longueur de grille. Ce qui veut dire que pour les transistors courts le courant de
grille se situera plusieurs dcades de courant sous le courant de grille, ce qui le rend
78
ngligeable. Et dans ce cas notre mthode ne peut marcher car elle sera noye dans le bruit.
Nous utilisons pour cela les batteries de transistors isols dcrites en II.2.1 a).
L=55nm
Courant de drain
-4 4
1 .10
1.10
Courant de grille
-5 5
1 .10
1.10
-6
1 .10
1.10
Id10
Ig10
-7 7
1 .10
1.10
-8
1 .10
1.10
-9
1 .10
1.10
-3 3
1 .10
1.10
3
10
-3 3
1 .10
1.10
3
10
L=10m
L=55nm
Courant de drain
-4 4
1.101 .10
Courant de grille
-5 5
1.101 .10
-6
1.101 .10
Id10
Ig10
-7
1.101 .10
-8
1.101 .10
-9
1.101 .10
L=10m
10
10
10
10 1 .10-10
1.10
0.4
0.5
0.2
- 0,4 - 0,2
0.2
0,2
0.4
0.6
0,4
Vg
0,6
0.8
0,8
1.2
1,2
1.10
10
10 1 .10-10
1.4
1,4
1.3
1.4
1.2
- 1,4 - 1,2
-1
1.3
0.8
0.6
0.4
0.2
- 0,8 - 0,6 Vg- 0,4 - 0,2
0.2
0.4
0,2
0,4
0.5
Figure 16 : Courant de drain et de grille en chelle logarithmique en fonction de la tension de grille

Vd=10mV pour les transistors isols nMOS (a) et oppos du courant de drain et de grille en chelle
logarithmique en fonction de la tension de grille Vd=10mV pour les transistors isols pMOS (b).
La figure 16 montre les mesures Id-Vg correspondantes. Si on compare ces mesures avec
les transistors en batterie source et grille communes, on remarque que pour le transistor long
(L=10m) les courbes Id(Vg) et Ig(Vg) sont presque identiques alors que pour le plus court
(L=55nm) le courant de grille se situe presque 3 dcades en dessous du courant de drain.
Pour comparer les deux configurations, nous montrerons les rsultats pour le transistor long
(L=10m).
1
1,2
1.2
source +drain
1,2
1.2
0,80.8
0
d0
source
0,60.6
0
s0
0
d0
0,4
0.2 0.2
- 0,2
0
00
nMOS
0.2
0,2
0.4
0,4
0.6
0,6
0.8
Vg
0,8
0,80.8
source
0,60.6
drain
0
tot0 0.01 0.4
0,20.2
00
source +drain
1
0
s0
drain
0
tot0 0.01 0.4
1.2
1,2
1.4
1,4
1.3
0,4
0,20.2
00
0.2 0.2
-0,2
1.4
- 1,4
1.3
pMOS
1.2
- 1,2
-1
0.8
- 0,8
0.6
Vg
- 0,6
0.4
- 0,4
0.2
- 0,2
00
Figure 17 : Coefficients de partition du courant de grille en fonction de la tension de grille pour le

transistor le plus long (L=10m) nMOS (a) puis pMOS (b).
Le rsultat donn par la figure 17 est sans appel : les coefficients de partition du courant
de grille pour le cas dun transistor isol sont bien gaux chacun 50%. En consquence, le
courant de drain corrig peut tre pris comme la moyenne du courant de drain et du courant de
source.
Une premire faon dextraire les coefficients de partition du courant de grille en
rgime ohmique vient dtre dcrite et valide avec un modle gomtrique. Nanmoins, par
souci de complmentarit, une autre mthode a t dveloppe.
II.2.2 c) : Extraction de d,s en rgime ohmique : mthode Direct-Reverse
Une ide astucieuse afin de mesurer les coefficients de partition du courant de grille est
de faire deux mesures Id-Vg en rgime ohmique en inversant la source et le drain. En effet, si
on fait une premire mesure classique Id(Vg), c'est--dire avec la source commune la masse
79
et le drain une polarisation donne Vd, que lon appelle Direct nous obtenons les
expressions des courants suivantes (voir quation (1)) :
I ddirect = I ddirect
d I gdirect et I sdirect = I ddirect
+ s I gdirect
(8)
0
0
Maintenant, inversons les polarisations, c'est--dire avec la source commune une
polarisation donne Vd et le drain la masse, et refaisons une mesure Id(Vg) mais en
considrant la source comme le collecteur de courant (donc la source commune devient le
drain et le drain devient la source). Nous obtenons alors les expressions suivantes :
I dreverse = I dreverse
s I greverse et I sreverse = I dreverse
+ d I greverse
(9)
0
0
Rappelons nous que la somme des courants est nulle. Par consquent quelque soit la
configuration le courant de grille doit tre le mme, ceci devra tre confirm par les mesures,
donc nous avons I gdirect = I greverse . De plus, le courant de drain corrig est le mme par raison de
symtrie, do I ddirect
= I dreverse
. Dans ces conditions nous obtenons alors aisment les
0
0
coefficients de partition du courant de grille comme :
I reverse I ddirect
I direct I dreverse
s = s
et d = s
(10)
2I g
2I g
4
1.5 .10-4
1,5.10
4
1.424 10
L=55nm
5
5 .10-5
5.10
Idr
5
5 .10-5
- 5.10
Courant de drain direct
4
1 .10-4
- 1.10
4
- 1,5.10
1.277 10 1.5 .10-44

0.5
-33
1 .10
1.10
4
5.356 10
4
1 .10-4
1.10
Idd
Valeur absolue du courant de grille (A)
Ayant les coefficients de partition du courant de grille, il est alors trs simple de calculer
le courant de drain corrig afin de procder lextraction des paramtres.
L=10m
Courant de drain reverse
0.4
0.2
- 0,4 - 0,2
0.2
0,2
0.4
0.6
0,4 Vg , Vgdr
0,6
0.8
0,8
1.2
1,2
1.4
1,4
1.6
1,6
1.5
-44
1 .10
1.10
L : 55nm 10m
-55
1 .10
1.10
-6
1 .10
1.10
Igd
Igr
-77
1 .10
1.10
Courant de grille direct

Courant de grille reverse
1 .10
1.10
-88
-9
1 .10
1.10
10
1.10
10
10 1 .10-10
0.5
0.4
0.2
- 0,4 - 0,2
0.2
0,2
0.4
0.6
0,4Vg , Vgdr
0,6
0.8
0,8
1.2
1,2
1.4
1,4
1.6
1,6
1.5
Figure 18 : Courant de drain (a) et de grille (b) en fonction de la tension de grille pour une batterie de
transistors nMOS en configuration direct et reverse Vd=10mV.
La figure 18 montre les courants de drain et de grille mesurs dans les configurations
direct et reverse sur les mmes transistors nMOS en batterie que ceux utiliss pour illustrer la
mthode gd-gs. Pour ce qui est du courant de drain, si on avait une galit des coefficients de
partition du courant de grille, alors le courant de drain ne dpendrait aucunement du choix
entre la source et le drain comme collecteur de courant ; on aurait donc Iddirect = Idreverse. Or ce
nest pas du tout ce quon aperoit sur la figure 18 a). Sans calcul, on peut dire en regardant la
figure 18 a) que si on choisit la source comme collecteur de courant, celui-ci est bien plus
perturb que dans le cas o lon choisit le drain. Cela ne peut signifier quune chose : les
coefficients de partition du courant de grille sont diffrents avec une nette prdominance pour
celui cot source. Pour ce qui est du courant de grille, la mesure montre clairement lgalit
du courant de grille pour les deux configurations, ce qui valide lhypothse fondatrice de cette
mthode.
Nous pouvons alors comparer les deux mthodes :
80

1,2
1.2
1,2
1.2
L=55nm
source
0,80.8
L=10m
0,60.6
d
s
0,40.4
drain
L=10m
0,20.2
00
- 0,2
0.2 0.2
L=55nm
0
00
0.2
0,2
0.4
0,4
0.6
0.8
0,6
0,8
Vg
1.2
1,2
L=55nm
1.4
1,4
0,80.8
0,60.6
ddr
sdr
0,40.4
source
L=10m
drain
L=10m
0,20.2
00
- 0,2
0.2 0.2
1.6
1,6
1.5
L=55nm
000
0.2
0,2
0.4
0,4
0.6
0,6
0.8
0,8
Vg
11
1.2
1,2
1.4
1,4
1.6
1,6
1.5
Figure 19 : Coefficients de partition du courant de grille en fonction de la tension de grille pour une
batterie de transistors nMOS Vd=10mV par la mthode gd-gs (a) et par la mthode Direct&Reverse (b).
Les rsultats des deux mthodes sont identiques en forte inversion ceci prs que la
seconde mthode converge plus rapidement (voir figure 19). En effet, la mthode
Direct&Reverse donne une constance des valeurs trouves ds que lon se situe en forte
inversion mme pour les transistors les plus courts, alors que pour la mthode gd-gs il faut
atteindre de plus fortes valeurs en tension de grille pour trouver une constance des valeurs
(comparez les figures 11 et 19).
4
1.6 .10 -4
1,6.10
4
Courant de drain normalis (A)
1.516 10
4
1.4 .10 -4
1,4.10
Mthode gd-gs
Methode
Direct&Reverse
4
1.2 .10 -4
1,2.10
4
1 .10 -4
1.10
ID0a
5
8 .10 -5
8.10
L=55nm
Id0dr
5
6 .10 -5
6.10
5
-5
4 .10
4.10
L=10m
5
2 .10 -5
2.10
00
0
0.5
0.4
0.2
- 0,4 - 0,2
0.2
0,2
0.4
0.6
0,4Vg , Vgdr
0,6
0.8
0,8
1.2
1,2
1.4
1,4
1.6
1,6
1.5

Figure 20 : Courant de drain corrig en fonction de la tension de grille pour une batterie de transistors
nMOS Vd=10mV.
Nanmoins, le but de chacune des mthodes est de calculer un courant de drain corrig,
c'est--dire soustrait du courant de fuite vers la grille cot drain, afin de lui appliquer les
mthodes dextraction de paramtres. La figure 20 montre ce courant de drain corrig calcul
par les deux mthodes. Il est remarquable de constater que les deux mthodes, pourtant trs
diffrentes lune de lautre, donnent un courant de drain corrig quasi-identique et cela
quelque soit la longueur de grille du transistor.
Ces conclusions sappliquent aussi aux batteries de transistors pMOS ainsi que pour les
transistors isols nMOS et pMOS. Ainsi, comme le courant de drain corrig est le mme et
compte tenu du fait que la mthode Direct&Reverse converge plus vite, il serait donc
prfrable dutiliser systmatiquement cette mthode plutt que la mthode gd-gs. Mais dun
point de vue pratique, cette mthode est plus lourde mettre en place car elle suppose deux
mesures avec une inversion des polarisations source et drain alors que la mthode gd-gs
nutilise quun simple paramtrage du courant de drain ce qui reprsente un avantage certain
81
pour des tests rptitifs. Compte tenu de cette remarque et de lquivalence des courants de
drain corrigs la mthode gd-gs a t prfrentiellement utilise lors de cette thse.
II.2.2 d) : Extraction de d et s quelque soit la tension de drain
Jusquici ont t prsentes les mthodes dextraction des coefficients de partition du
courant de grille pour de faible polarisation de drain valables en forte inversion. Ceci a t
motiv par le fait que cest ces conditions de polarisation que sont utilises les mthodes
dextraction de paramtres. Mais quen est-il de la rpartition gomtrique du courant de
grille plus forte polarisation de drain ? Dun point de vue scientifique, il serait trs
intressant de pouvoir mesurer les coefficients de partition du courant de grille, toujours en
forte inversion, forte autant qu faible polarisation de drain ; c'est--dire autant en rgime
ohmique (Vd<<Vd,sat) quen rgime de saturation (Vd>Vd,sat).
Les deux mthodes prcdentes ne sont pas applicables en dehors du domaine des
faibles polarisations de drain car elles ont chacune pour hypothse davoir un canal
dinversion uniforme, donc dtre en rgime ohmique. La mthode gd-gs demande que les
deux polarisations de drain soient dans le rgime ohmique afin de pouvoir extrapoler les
valeurs des courants de drain et de source polarisation de drain nulle, do la ncessit dune
linarit de ces courants avec la tension de drain. La mthode Direct-Reverse quant elle,
prsuppose une uniformit du canal dinversion afin de pouvoir justifier linvariance du
courant de drain corrig quand on inverse les polarisation drain et source, donc il faut tre
faible polarisation de drain.
Il a donc fallu trouver une nouvelle mthode lorsquon a des polarisations de drain plus
leves. Nous souhaitons donc regarder lvolution des coefficients de partition du courant de
grille en fonction de la polarisation de drain tension de grille donne prise en forte inversion.
Le principe de notre mthode est de mesurer une sorte de conductance de sortie qui
serait toujours en pseudo rgime ohmique et qui par intgration par rapport la polarisation
de drain nous donnerait directement le courant de drain corrig en fonction de la polarisation
de drain. Les coefficients de partition du courant de grille seraient alors calculs trivialement
si on mesure en parallle la variation des courants de drain et de source avec la tension de
drain.
Prenons le cas dun transistor isol. Nous savons que dans ce cas, si on simule un
rgime ohmique, nous avons les coefficients de partition gaux chacun 50%, ce qui induit
un courant de drain corrig gal la moyenne du courant de drain et du courant de grille. En
fait, il suffit de faire une mesure du courant de drain en fonction de la polarisation de source,
polarisation de grille donne en forte inversion, en maintenant une diffrence constante de
quelques dizaines de millivolts, pour simuler le rgime ohmique, entre la source et le drain.
Puis nous faisons la mme opration pour le courant de source. On calcule alors la
conductance de sortie en prenant la moyenne du courant de drain et de source divise par la
diffrence de tension entre le drain et la source.
I (V + dV ) + I s (V s )
G d (V s ) = d s
(transistor isol)
2dV
(11)
V s : 0 V s , max
V d = V s + dV avec 0 < dV << Vd,sat

Afin dillustrer cette mthode, ce sera le transistor long (L=10m) isol canal n avec
dVd=10mV dont seront montrs ici les rsultats.
82

6
1.4 .10 -6
1,4.10
6
-7
1.10
12
1.201 10
7.88 10
Courant de source (A)
7
1 .10 -7
- 1.10
7
2 .10 -7
- 2.10
0
Id08 3 .10
- 3.10-77
0
Id10
- 4.10-77
0 .
Id12 4 10
7
5 .10 -7
- 5.10
Vg = 0,8V
7
6 .10 -7
- 6.10
8 .10
- 8.10
7.31 10
0.2
0,2
0.4
0,4
0.6
0.8
0,6
Vs
0,8
7
8 .10 -7
8.10
0
Is10
6 .10
6.10-77
0
Is12
7
4 .10 -7
4.10
7
2 .10 -7
2.10
0
1,2
1.2
Vg = 1,2V
0
Is08
Vg = 1,2V
7
-7
Vg = 1V
6
1 .10 -6
1.10
Vg = 1V
7
-7
7 .10
- 7.10
Vg = 0,8V
6
1.2 .10 -6
1,2.10
13
7
-7
- 2.10
2 .10
7.1 10
0.2
0.4
0,2
0,4
Tension de source (V)
0.6
0,6
Vs
0.8
0,8
1,2
1.2
5
5 .10 -5
5.10
5
4.702 10
Conductance de sortie (S)
Vg = 0,8V
Vg = 1V
5
4 .10 -5
4.10
Vg = 1,2V
3.10-55
3 .10
0
Gd08
0
Gd10
0
Gd12
5
-5
2 .10
2.10
5
1 .10 -5
1.10
0 1 1
5.4 10
0
0
0.2
0.4
0,2
0,4
0.6
0.8
0,6
Vs
0,8
1,2
1.2
Figure 21 : Courant de drain (a), de source (b) et conductance de sortie (c) en fonction de la tension de
source avec Vd=Vs+10mV pour le transistor le plus long (L=10m) nMOS.
La figure 21 montre les courants mesurs et le calcul de la conductance de sortie. Si on

se place Vs=0V, on retrouve les rsultats prcdents, c'est--dire que le courant de drain est
ngatif et il lest de plus en plus au fur et mesure que la tension de grille augmente. A partir
de l, le courant de drain corrig se calcule en intgrant la conductance de sortie comme suit :
Vd
I d 0 (V d ) = G d (V s )dV s
(12)
On peut alors comparer ce courant de drain corrig au courant de drain et de source en

fonction de la tension de drain diffrentes tensions de grille en forte inversion :
8
4 .10 -8
4.10
8
-6
1,2.10
6
1.049 10
3.825 10
6
1 .10 -6
1.10
Vg=0,8V
8
1 .10 -8
1.10
7
6 .10 -7
6.10
ID010bis
ID008bis
Id10d
Id08d
Is08d
Vg=1V
7
8 .10 -7
8.10
8
2 .10 -8
2.10
Courants (A)
Courants (A)
8
3 .10 -8
3.10
7
-7
4 .10
4.10
Is10d
8
1 .10 -8
- 2.10
2 .10
- 3.10
Courant de drain corrig

Courant de drain
8
-8
7
2 .10 -7
2.10
Courant de drain
7
2 .10 -7
- 2.10
Courant de source
Courant de source
8
8
- 4.10-8
2.744 10 3 .10
0.2
0,2
0.4
0,4
0.6
0,6
Vs
0.8
0,8
1,2
1.2
7
4 .10 -7
- 4.10
2.723 10
0.2
0,2
0.4
0,4
0.6
0,6
Vs
0.8
0,8
1,2
1.2
83

-6
7.10
6
6.115 10
6
6 .10 -6
6.10
Courants (A)
6
5 .10 -6
5.10
Vg=1,2V
6
4 .10 -6
4.10
ID012bis
Id12d
6
3 .10 -6
3.10
Is12d
6
-6
2.10
2 .10
6
1 .10 -6
1.10

Courant de drain
Courant de source
7
- 1.10-66
9.907 10 1 .10
0.2
0,2
0.4
0,4
0.6
0.8
0,6
Vs
0,8
1,2
1.2
Figure 22 : Courant de drain, courant de source et courant de drain corrig en fonction de la tension de
drain pour le transistor le plus long (L=10m) nMOS trois polarisations de grille en forte inversion.
Coefficients de partition de Ig (A)
La figure 22 montre clairement qu Vd=0V le courant de drain corrig est nul. De plus,
il est bien gal la moyenne entre le courant de source et de drain, ce qui traduit une valeur de
50% pour chacun des coefficients de partition du courant de grille. Par contre, au dessus de la
tension de saturation on saperoit que le courant de drain corrig tend vers le courant de
drain, ce qui implique une dissymtrie des coefficients de partition du courant de grille avec
une prdominance pour la source. Pour en avoir le cur net, on calcule les coefficients de
partition du courant de grille en fonction de la tension de drain :
I (V ) I d (Vd )
I (V ) I d 0 (Vd )
d (Vd ) = d 0 d
et s (Vd ) = s d
(13)
I g (Vd )
I g (Vd )
1
0.921
0,90.9
source
0,80.8
0,70.7
Vg = 0,8V
ad08
0,60.6
ad10
Vg = 1V
ad12
0,50.5
Vg = 1,2V
as08
as10
0,40.4
as12
0,30.3
0,20.2
drain
0,10.1
0
0.061
00
0.2
0,2
0.4
0,4
0.6
0,6
Vdd
0.8
0,8
1,2
1.2

Figure 23 : Coefficients de partition du courant de grille en fonction de la tension de drain en forte
inversion pour le transistor le plus long (L=10m) nMOS.
La figure 23 montre bien que les coefficients de partition du courant de grille valent
50% Vd=0V. Lorsquon augmente la tension de drain la source prend le dessus et au-dessus
dune certaine valeur de Vd les coefficients se stabilisent des valeurs autours de 93% pour la
source et 7% pour le drain. Ceci sexplique par le pincement du canal qui intervient la
tension de drain de saturation. En effet, si le canal est pinc la densit de porteurs cot source
est bien suprieure celle cot drain. Ainsi, Vd>>Vd,sat on devrait avoir une rpartition
tendant vers 0% pour le drain et 100% pour la source. De plus si on augmente la tension de
grille, on augmente en consquence la tension de saturation ; on devrait alors avoir un
dplacement du coude des courbes vers les plus fortes valeurs de tension de drain. Cette
dernire prdiction est visible de faon nette sur la figure 23. Par contre, les coefficients de
partition du courant de grille ont plutt tendance rester constants forte tension de drain au
84
lieu de tendre vers 0% et 100%. Ceci est d aux courants doverlap dans les zones de
recouvrement drain (ou source) grille (voir II.2.2 b)).
Ainsi, nous avons pu trouver une procdure exprimentale mesurant les coefficients de
partition du courant de grille quelque soit la tension de drain pourvu que lon soit en forte
inversion. Il est noter que cette mthode a t aussi valide pour les pMOS quivalents.
II.2.2 e) : Modle de partition du courant de grille [Romanjek 2003b]
Jusquici nous avons prsent les procdures exprimentales qui permettent dextraire
les coefficients dextraction du courant de grille. Il devient maintenant ncessaire de
modliser plus finement le courant de grille dans le cas dun oxyde ultrafin, ainsi que sa
rpartition entre la source et le drain, afin de pouvoir comparer nos mesures exprimentales
un modle physique complet.
Considrons tout dabord une charge dinversion la distance x de la source dans un
canal de longueur L dun MOSFET (voir figure 24) :
Vg
t grille
Vs
source
s Qinv
Vd
drain
substrat
Figure 24 : Schma des temps de rponse possibles pour une charge dinversion dun MOSFET polaris.
Nous supposons que le substrat est la masse et que le courant substrat est ngligeable.
Nous allons chercher calculer la probabilit qua la charge dinversion daller dans la
source, dans le drain ou dans la grille en utilisant un modle de rponse temporelle et cela
une distance x de la source le long du canal. Pour calculer les temps de rponse de la charge
dinversion par rapport la source, au drain et la grille nous utiliserons une analyse RC.
Plaons nous dabord en rgime ohmique, avec donc un canal uniforme. Le temps de
rponse RC cot source et drain sont pris chaque point x du canal comme le produit de la
charge dinversion Cinv :
C inv (V g , U c ) =
dQi (V g , U c )
dU c
(14)
Uc = 0
par la rsistance du canal cot source et cot drain donnes respectivement par :
W
Rchs (V g , x) = .eff (V g ).Qi (V g )

x
x
.Rch (V g )
L
(15)
et par :
1
Lx
W
Rchd (V g , x) =
.eff (V g ).Qi (V g ) =
.Rch (V g )
L
Lx
ce qui nous donne pour les temps de rponse source et drain par unit de longueur :
(16)
85
s , d ( x) = Rchs , d ( x).W .C inv
(17)
o Qi est la charge dinversion, eff la mobilit effective, Rch(Vg) la rsistance canal totale, Uc
le potentiel du canal (dcalage du quasi niveau de Fermi), L la longueur de grille et W la
largeur de grille.
Alors la constante de temps totale du canal va rsulter de laction en parallle de la
constante de temps cot drain et cot source. Ainsi, en intgrant la constante de temps le long
du canal on obtient :
ch (V g ) =
L
s d
1
.dx = sd ( x).dx = .Rch (V g ).C inv (V g ).W .L
0
s +d
6
(18 a))
en considrant :
sd ( x) =
s d
x.( L x)
.Rch (V g ).C inv (V g ).W .L
=
s +d
L2
(18 b))
La constante de temps totale reprsente le temps ncessaire aux porteurs venant de la

source et du drain pour charger toute la capacit du canal dinversion. Cette constante de
temps doit tre compare la constante de temps du modle de conduction-diffusion
calcule dans la rfrence [Hadarra 88] :
1D
1
cond diff (V g ) = . 2 +
Rch (V g ).C ox .W .L
6 L
(19)
o D est le coefficient de diffusion (qD=kT.eff) limitant la rponse du canal en faible

inversion, ceci est valable tant que le terme Rch.Cox.W.L correspond une constante de temps
du canal limite en forte inversion c'est--dire au dessus de la tension de seuil.
La comparaison des deux constantes de temps en fonction de la tension de grille (voir
Figure 25) indique clairement que lquation (19) constitue une bonne approximation pour la
formule gnrale de la constante de temps RC de lquation 18 a) en rgime ohmique.
0.6
Vg=1V & L=100m
L=100m
0.4
ch (s)
ch(s)
1
Vg (V)
0.2
0
0.5
1.5
Vd (V)
Figure 25 : Variations en fonction de la tension de grille (a) et de drain (b) de la constante de temps canal
ch donne par les quations 18 a),b) et 19 (ligne: analyse RC, pointills: analyse conduction-diffusion).
Cette analyse RC peut tre gnralise hors du rgime ohmique en considrant la non
uniformit du canal dinversion due la polarisation de drain. Utilisons alors lapproximation
dun canal graduel, qui nous donne pour le courant de drain lexpression suivante :
86
I d (V g , Vd ) = W .Qi (V g , U c ).eff (V g , U c ).
dU c
dx
(20)
Dans ce cas, il est facilement dmontr que les rsistances canal cot source et drain
scrivent simplement :
Rchs (U c ( x)) =
Uc
dy
W .Qi (V g , U c ( y )).eff (V g , U c ( y ))
Uc
1
.dU c =
I d (V g , Vd )
I d (V g , Vd )
(21 a))
et :
Rchd (U c ( x)) =
dy
W .Qi (V g , U c ( y )).eff (V g , U c ( y ))
V Uc
1
.dU c = d
=
Uc I (V , V )
I d (V g , Vd )
d
g
d
(21 b))
Vd
Puis, en intgrant le long du canal la constante de temps de lquation 17 avec les

expressions des quations 21 a) et 21 b) et en effectuant un changement de variable pour
utiliser le potentiel variable Uc chaque point du canal, on obtient la constante de temps totale
sous la forme suivante :
Vd
ch (V g , Vd ) = A W 2 .
0
U c .(V d U c )
.C inv (V g , U c ).eff (V g , U c ).Qi (V g , U c ).dU c
Vd
1
avec A =
I d (V g , Vd ) 2
(22)
Bien sr, si on fait tendre la tension de drain vers zro, pour se placer en rgime
ohmique, lquation ci-dessus redonne lquation 18 a). Au final, cette quation nous donne
une formule gnrale pour la constante de temps canal en fonction de chacune des
polarisations (source, drain et grille) et cela aussi bien en faible quen forte inversion, depuis
le rgime linaire jusquau rgime de saturation.
Par exemple, la figure 25 b) montre une variation typique de la constante de temps du
canal ch avec la tension de drain depuis le rgime ohmique jusquen saturation pour un
transistor long (L=100m). On peut alors noter une augmentation dun facteur deux du temps
de rponse lorsquon arrive en saturation, ceci est du la rduction de la charge dinversion
de la source vers le drain lorsquon polarise fortement le drain.
Il est maintenant possible de dvelopper les quations rgissant la partition du courant
de grille. Pour cela, il faut tout dabord dcrire en dtail les quations dquilibre des
diffrents flux dynamiques qui gouvernent une charge dinversion au point x du canal. Dans
cette optique, nous pouvons remarquer que les porteurs qui partent vers la grille ont tendance
faire diminuer la charge dinversion au point x, ceci avec un taux donn par une constante
de temps de type tunnel note t, au contraire des porteurs venant de la source et du drain qui
laugmente avec un taux donn par les constantes de temps s et d. La variation de la charge
dinversion un point x du canal scrit donc :
87
dQi Qi 0 Qi Qi 0 Qi Qi
=
+
s
d
t
dt
(23)
avec Qi0 la charge dinversion lquilibre.

En rgime permanent, la variation de la charge dinversion avec le temps est nulle. Dans
ce cas, la densit du courant de grille Jg(x) et les densits associes des courants de partition
cot source et drain Jgs(x) et Jgd(x) scrivent :
J g ( x) =
J gs ( x) =
Q i 0 Qi
Qi
Qi 0
t + sd
Q Qi
d
s
.J g ( x) et J gd ( x) = i 0
.J g ( x )
=
s + d
d
s + d
(24 a))
(24 b))
Lquation 24 a) signifie simplement que le courant de grille un point x du canal est

limit par la constante de temps totale des porteurs venant de la source et du drain (sd) mais
aussi par la constante de temps tunnel t des porteurs qui passent travers loxyde de grille.
Les quations 24 b) indiquent que le courant de grille au point x du canal peut se diviser en
deux selon la provenance des porteurs qui le constitue, c'est--dire ceux venant cot source
(Jgs(x)) et ceux venant cot drain (Jgd(x)). Utilisant encore une fois le changement de variable
qui consiste prendre le potentiel au point x (Uc(x)) avec lapproximation dun canal graduel,
on peut crire le courant de grille ainsi que ses composantes de partition cot source et cot
drain de la manire suivante :
I g (V g , Vd ) =
Qi 0 (V g , U c )
Vd
1
2
W
.
.eff (V g , U c ).Qi 0 (V g , U c ).dU c
t + sd
I d (V g , V d ) 0
Vd
I gs (V g , V d ) = B W 2 .
0
Vd
I gd (V g , V d ) = B W 2 .
0
U c Qi 0 (V g , U c )
.
. eff (V g , U c ).Qi 0 (V g , U c ).dU c
Vd
t + sd
V d U c Qi 0 (V g , U c )
.
. eff (V g , U c ).Qi 0 (V g , U c ).dU c
t + sd
Vd
1
avec B =
I d (V g , V d ).I g (V g , V d )
(25 a))
(25 b))
(25 c))
Dans ces expressions des courants la constante de temps tunnel peut tre calcule en
utilisant lapproximation WKB via une transparence T et une frquence de sortie fesc dfinies
comme suit : t=1/[fesc(Vg,Uc).T(Vg,Uc)] [Clerc 2002, Lime 2001].
A partir de l on peut dfinir un courant de drain corrig, c'est--dire corrig du courant
de fuite vers la grille provenant du drain : Id=Id0-Igd (ou bien Is=Id0+Igs). De plus, on peut alors
dfinir les coefficients de partition du courant de grille cot source et cot drain comme tels :
s =
I gs
Ig
et
d =
I gd
Ig
(26)
Pour tester ce modle, on peut retrouver le comportement classique du courant de grille

pour les transistors longs et oxyde ultrafin. En premier lieu, si on a un transistor isol
ultrafin en rgime ohmique et en forte inversion on se retrouve avec une densit de courant de
grille constante le long du canal. Mais lorsque le transistor devient de plus en plus long il y a
une baisse de densit du courant de grille au centre du canal car les porteurs venant de la
88
source et du drain nont pas le temps darriver au centre du canal, on obtient alors une
rpartition en cuvette de la densit du courant de grille. Ce phnomne est trs bien
reproduit par notre modle sur la figure 26.
Jg(x)/Jg(0)
1.5
tox=1.2nm Vg=2V
L(m )=
1.0
10
50
0.5
100
0
0.5
x/L
Figure 26 : Dpendance spatiale du courant de grille normalis le long du canal pour diffrentes longues
longueurs de grille.
Ainsi, si on trace la densit de courant de grille moyenne du canal par rapport un

transistor court (avec donc une rpartition uniforme) on devrait avoir une baisse progressive,
et bien sur elle serait dautant plus forte que loxyde est mince. Ceci est illustr sur la figure
27.
Jg(L)/Jg(L=0.1m)
10
1
0.1
tox(nm)=
0.9
1.2
1.8
1.5
0.01
Vg=2V
0.001
10
100
1000
L(m)
Figure 27 : Dpendance en longueur de grille du courant de grille normalis par rapport un transistor
court pour diffrentes paisseurs doxyde de grille.
De rcents rsultats exprimentaux [Gilibert 2004] ont mis en vidence ces

phnomnes.
Nanmoins, il faut garder lesprit que le but de notre modle est de le confronter nos
mthodes exprimentales servant extraire le courant de drain corrig et les coefficients de
partition du courant de grille.
Pour commencer, plaons nous en rgime ohmique. Reprenons les rsultats
exprimentaux pour le transistor isol canal n long (L=10m) prsents prcdemment et
comparons-les notre modle (voir figure 28).
89
6
5 .10-6
5.10
6
4.264 10
source +drain
Courant de drain normalis (A)
1,2
1.2
1
d( Vg , 0 , 0.010,8
) 0.8

s( Vg , 0 , 0.01 )
source
0,6
0.6
tot ( Vg , 0 , 0.01 )
0
dd
totd
drain
0,40.4
0
sd
0.010,20.2
Modle
Mthode exprimentale
0.2 0.2
-0,2
00
0
0.2
0,2
0.4
0,4
0.6
0,6
0.8
0,8
11
Vg , Vg , Vg , Vgd , Vgd , Vgd
1.2
1,2
Modle
6
3 .10-6
3.10
Idd0
ID010
6
2 .10-6
2.10
6
1 .10-6
1.10
Vd = 10mV
12
10
1.4
1,4
Mthode exprimentale
6
4 .10-6
4.10
1.301
00
0.2
0,2
0.4
0,4
0.6
0,6
Vg , Vgd
0.8
0,8
11
1.2
1,2
1.4
1,4
1.301
Figure 28 : Comparaison entre le modle (lignes) et les rsultats exprimentaux (symboles) pour le
nMOSFET long (L=10m) isol Vd=10mV en ce qui concerne les coefficients de partition du courant de
grille (a) et le courant de drain corrig (b).
0.989
Le modle prvoit bien une rpartition 50%-50% du courant de grille, ce qui est
conforme nos mesures en forte inversion (voir figure 28 a)). Le courant de drain corrig qui
en rsulte sera donc proche des mesures exprimentales si on arrive bien modliser
quantitativement le courant de grille total. Ceci est le cas pour ce transistor comme le montre
la figure 28 b). Ce modle donne daussi bons rsultats pour les pMOSFETs quivalents.
Maintenant, comparons le modle aux mesures, toujours sur un transistor long isol, en
forte inversion du rgime ohmique au rgime de saturation.
source
0,80.8
Modle
0,60.6
Mthode exprimentale
ad08
d08m
as08
s08m
0,40.4
Vg = 0,8V
0,20.2
0.011
drain
0
00
0.2
0,2
0.4
0,4
0.6
0,6
Vdd , Vdm , Vdd , Vdm
0.8
0,8
0.973
source
0,80.8
Modle
0,60.6
Mthode exprimentale
ad12
d12m
as12
s12m
0,40.4
Vg = 1,2V
0,20.2
0.027
1,2
1.2
drain
00
0.2
0,2
0.4
0,4
0.6
0,6
Vdd , Vdm , Vdd , Vdm
0.8
0,8
1,2
1.2
Figure 29 : Comparaison entre le modle (lignes) et les rsultats exprimentaux (symboles) pour le
nMOSFET long (L=10m) isol Vd=10mV sur les coefficients de partition du courant de grille en
fonction de Vd Vg=0,8V (a) et Vg=1,2V (b).
Une trs bonne adquation entre le modle et les mesures exprimentales est constate
sur les figures 29 a) et 29 b) notamment en dessous de la tension de saturation, c'est--dire en
rgime ohmique. Nanmoins, il y a une dsaccord en rgime de saturation o le modle
prvoit une tendance vers 0% pour le coefficient cot drain et vers 100% cot source. Or nous
avons vu prcdemment quil existe un courant de grille doverlap qui entrane une saturation
des valeurs des coefficients de partition du courant de grille vers des valeurs denviron 7%
cot drain et 93% cot source (voir figure 23). Ceci explique la diffrence constate entre le
modle et les mesures sur les figures 29 a) et 29 b) en saturation. Ce modle donne les mmes
rsultats pour les pMOSFETs quivalents.
Mais au final, notre modle rend bien compte des rsultats prcdents et valide nos
mthodes exprimentales dextraction du courant de drain corrig et des coefficients de
partition du courant de grille.
90
II.2.2 f) : Conclusion sur la partition du courant de grille

Au cours de ce paragraphe a t prsente la problmatique de linfluence du courant de
grille sur le courant de drain pour des transistors MOS oxyde ultrafin. Afin dextraire
correctement les paramtres lectriques de ces transistors il a donc fallu dvelopper une
mthode pour corriger ce courant de drain de linfluence du courant de grille.
Plusieurs mthodes pour rsoudre ce problme ont t proposes. Il sagit de
modlisations lectriques par simulation bidimensionnelle (TCAD) [Planes 2003] ou bien
par une approche base sur la segmentation du canal en plusieurs transistors [Gilibert 2004],
mais nincluant pas de mthode dextraction exprimentale complte des coefficients de
partition et du courant de drain corrig quelque soit les polarisations appliques au transistor.
Nous nous sommes placs en premier lieu en rgime ohmique. Nous avons propos
deux mthodes pour extraire ce courant de drain corrig via lextraction des coefficients de
rpartition de la provenance gomtrique du courant de grille. Ces deux mthodes ont t
valides par un modle simple de rpartition gomtrique du courant de drain.
En second lieu, nous avons propos une mthode de calcul de ce courant de drain
corrig en fonction de la polarisation de drain afin de ntre plus restreint au rgime ohmique.
Ensuite, afin de valider toutes ces mthodes nous avons dvelopp un modle physique
du courant de grille ainsi que de sa rpartition gomtrique dans le cas dun oxyde ultrafin. La
comparaison de ses prdictions avec les rsultats obtenus prcdemment a permis de valider
les mthodes dextraction du courant de drain corrig.
A nous maintenant dappliquer ces mthodes sur les transistors tudis et dextraire les
paramtres lectrique de nos dispositifs grce ce courant de drain corrig.
II.2.3 : Rsultats exprimentaux

Dans ce paragraphe, seront montrs successivement les rsultats sur les lots lot
GRI , MDX et HKC en commenant par le lot le plus ancien ( GRI ). Au cours
de ltude de ce lot, ont t soulevs quelques problmes dadquation de la mthode
dextraction Fonction Y pour des dispositifs aussi courts. Alors, des investigations et des
amliorations ont t ralises pour adapter cette mthode dont nous montrerons les rsultats.
Bien sr, nous appliquerons ces mthodes aux deux autres lots. Pour finir, une comparaison
sera faite entre les diffrentes gnrations de transistors.
II.2.3 a) : Principaux rsultats sur le lot GRI
Ce paragraphe ne sera pas un listing exhaustif des paramtres extraits sur ce lot mais
plutt un rsum des principaux qui nous ont sembl importants traiter.
Tout dabord, voici les caractristiques Id-Vg (voir figure 30) dune batterie de
transistors MOS canal n et p corriges de linfluence du courant de grille 10mV de tension
de drain que nous avons utilises afin dextraire les paramtres lectriques du lot GRI .
91

-3 3
1 .10
1.10
4
-3 3
1 .10
1.10
3
10
-4 4
1 .10
1.10
-4 4
1 .10
1.10
- Courant de drain corrig (A)
Courant de drain corrig (A)
1.344 10
L=55nm
-5 5
1 .10
1.10
-6 6
1 .10
1.10
1.10
-7
ID0a 1 .10
L=10m
-8 8
1 .10
1.10
-9 9
1 .10
1.10
10
-10
1 .10
1.10
11
1.10
11
10 1 .10-11
0.5
L=55nm
-5 5
1 .10
1.10
-6 6
1 .10
1.10
-7 7
ID0a 1 .10
1.10
L=10m
-8 8
1 .10
1.10
-9 9
1 .10
1.10
10
1 .10-10
1.10
11
0.4
0.2
- 0,4 - 0,2
0.2
0,2
0.4
0.6
0,4 Vg 0,6
0.8
0,8
1.2
1,2
11
10 1 .10-11
1.10
1.4
1,4
1.5
1.5
1.4
1.2
- 1,4 - 1,2
-1

4
1.4 .10 -4
1,4.10
4
0.2
0.2
0,2
0.4
0,4
0.5
5
8 .10 -5
8.10
5
L=55nm
4
1 .10 -4
1.10
5
8 .10 -5
8.10
ID0a
5
6 .10 -5
6.10
4.10-55
4 .10
L=10m
2.10-55
2 .10
0.4
7.442 10
4
-4
1.2 .10
1,2.10
0.5
0.6
1.344 10
00
0.8
- 0,8 - 0,6 Vg - 0,4 - 0,2
0.4
0.2
- 0,4 - 0,2
0.2
0,2
0.4
0.6
0,4Vg 0,6
0.8
0,8
1.2
1,2
1.5
L=55nm
5
6 .10 -5
6.10
5
5 .10 -5
5.10
4.10
5
. -5
ID0a 4 10
5
3 .10 -5
3.10
5
2 .10 -5
2.10
5
1 .10 -5
1.10
00
1.4
1,4
5
7 .10 -5
7.10
0
1.5
L=10m
1.4
1.2
- 1,4 - 1,2
-1
0.8
0.6
0.4
0.2
- 0,8 - 0,6 Vg - 0,4 - 0,2
0.2
0,2
0.4
0,4
Figure 30 : Courant de drain (resp. oppos du courant de drain) en fonction de la tension de grille
Vd=10mV pour une batterie source et grille communes de transistors nMOS (resp. pMOS) en chelle
logarithmique (a) (resp. (b)) et en chelle linaire (c) (resp. (d)).
A ce stade, plusieurs remarques classiques peuvent tre faites. Tout dabord,

gomtrie gale, les pMOS ont un courant de drain moins lev que les nMOS, cela est d
la plus faible mobilit des trous par rapport celle des lectrons. En forte inversion,
laugmentation du courant de drain en fonction de la tension de grille est de plus en plus
freine lorsquon rduit la longueur de grille du transistor, cela est d laugmentation
progressive de lattnuation de la mobilit effective par la rsistance srie source-drain Rsd.
On remarque aussi en regardant les caractristiques Id-Vg que la tension de seuil et la pente
sous le seuil sont conserves mme aux trs faibles longueurs de grille. Un bmol toutefois
doit tre rapport : pour le transistor pMOS le plus court (L=55nm) on note une moins bonne
caractristique Id-Vg notamment sous le seuil. En effet, il est technologiquement plus difficile
doptimiser un pMOS quun nMOS pour une longueur de grille donne.
Commenons par regarder en dtail la tension de seuil. La figure 31 montre la variation
des tensions de seuil extraites en fonction de la longueur de grille pour les nMOS et les
pMOS.
92
0.5
0,5
0,5
0,45
0,45
0,4
0,4
-Tension de seuil (V)
0,35
0,3
nMOS
0,25
0,2
0,15
0,1
0,05
0
0,01
0,35
0,3
pMOS
0,25
0,2
0,15
0,1
0,05
0,1
0
0,01
10
0,1
10
Figure 31 : Tension de seuil (resp. oppos de la tension de seuil) en fonction de la longueur de grille pour
une batterie source et grille communes de transistors nMOS (a) (resp. pMOS (b)).
40
Dcalage de tension de seuil (mV)
Une trs bonne tenue de la tension de seuil la diminution de la longueur de grille

sobserve sur la figure 31. On note toutefois un lger effet de canal court inverse (RSCE) qui
fait augmenter la tension de seuil quand on diminue la longueur de grille, cet effet tant plus
marqu pour les pMOS. Ces proprits sont dues lajout de poches de surdopage qui sont
implantes pour compenser le partage de charge des transistors courts (voir I.5.3). Pour sen
convaincre, une mthode possible est de polariser le substrat en inverse, ce qui a pour
consquence dtendre la zone dserte sous la grille, donc daugmenter le nombre de dopants
activs. Alors, le surdopage apport par les poches aura proportionnellement moins deffet sur
la tension de seuil. Ceci permet donc dteindre artificiellement leffet des poches sur la
tension de seuil.
nMOS
30
20
10
0
-10
-20
Vsub = 0V
-30
Vsub = -3V
-40
0,01
0,1
10
100
50
0
-50
pMOS
-100
-150
-200
-250
Vsub = 0V
-300
Vsub = 3V
-350
-400
0,01
0,1
10
Figure 32 : Variation de la tension de seuil en fonction de la longueur de grille par rapport au transistor
long (L=10m) pour une batterie source et grille communes de transistors nMOS (a) (resp. pMOS (b)).
Sur la figure 32, nous montrons la comparaison entre les tensions de seuil extraites en
mettant le substrat la masse et celles extraites en appliquant -3V pour les nMOS et 3V pour
les pMOS au substrat. En considrant que les poches ne jouent pas de faon significative sur
le transistor long (L=10m), nous avons dcid de reprsenter la variation de tension de seuil
par rapport celle du transistor long en prenant la diffrence entre les deux valeurs pour
supprimer le dcalage moyen d lapplication dune polarisation sur le substrat. Pour
information, celui-ci est mesur sur le transistor long 359mV pour les nMOS et 384mV
pour les pMOS. Alors, la figure 32 montre quil ny a plus de RSCE quand on teint
artificiellement les poches, la tension de seuil chutant aux faibles longueurs de grille, ce qui
est la signature dun effet de partage de charge. Il est a not que le partage de charge est plus
fort sur les pMOS que sur les nMOS, cest la raison pour laquelle les poches de surdopage
pour les pMOS sont plus fortement dopes et implantes que celles des nMOS (voir II.2.1
a)). Grce cette mthode, nous avons pu caractriser leffet des poches de surdopage sur la
tension de seuil.
93
Un autre paramtre clef pour juger de la qualit des transistors est le paramtre S, c'est-dire linverse de la pente sous le seuil (voir I.3.1 b)).
100
90
S (mV/decade)
80
70
60
50
40
30
nMOS
20
pMOS
10
0
0,01
0,1
10

Figure 33 : Inverse de la pente sous le seuil en fonction de la longueur de grille pour une batterie
source et grille communes de transistors nMOS et pMOS.
La figure 33 montre la trs bonne tenue de la pente sous le seuil quand on diminue la
longueur de grille, seul le pMOS de 55nm a une plus mauvaise pente sous le seuil, cela a dj
t remarqu dans ce paragraphe. Ainsi, la bonne tenue de la tension de seuil et de la pente
sous le seuil permet de garantir une faible valeur du courant Ioff mme aux plus faibles
Pour ce qui est du transport lectrique dans le canal dinversion, il faut sintresser la
mobilit effective, donc son attnuation en forte inversion. Pour cela, regardons les valeurs
extraites du premier et du second facteur dattnuation de mobilit :
-1
-2
1 (V )
2 (V )
L(m)
nMOS
pMOS
nMOS
pMOS
0,055
8,101
3,288
0,088
0,042
0,085
5,812
2,366
0,091
0,025
0,105
5,191
2,149
0,174
0,018
0,125
5,13
2,078
0,014
0,017
0,145
4,9
1,939
0,126
0,018
0,185
4,3
1,803
0,138
0,011
0,285
3,093
1,697
0,136
0,032
0,465
2,481
1,579
0,185
0,05
1
2,412
1,372
0,142
0,06
5
0,933
0,764
0,133
0,017
10
0,667
0,032
0,103
0,04
Tableau 3 : Valeurs des deux facteurs dattnuation de mobilit pour une batterie source et grille
communes de transistors nMOS et pMOS.
Les valeurs trouves pour le premier facteur dattnuation de mobilit sont plus leves
pour les nMOS que pour les pMOS, ceci est d la plus grande mobilit des lectrons par
rapport celle des trous. Pour les pMOS le second facteur dattnuation de mobilit est
presque ngligeable alors que pour les nMOS il ne lest pas, mais dans tous les cas il reste
nettement infrieur au premier facteur dattnuation de mobilit. Donc, linterface Si/SiO2
apparat plus rugueuse pour les nMOS que pour les pMOS. Puis, en traant le premier facteur
dattnuation de mobilit en fonction du paramtre de transconductance nous obtenons la
rsistance srie source drain Rsd (voir I.6.2.c)). Ceci nous donne une valeur de 560 .m
pour les nMOS et de 850 .m pour les pMOS. On trouve une valeur plus leve pour les
pMOS que pour les nMOS, ce qui est un rsultat tout fait classique. Nanmoins, ce sont des
valeurs plutt faibles signe que la siliciuration des zones HDD source-drain est efficace pour
94
baisser la valeur des rsistances daccs. Tous ces rsultats tendent donc prouver lefficacit
des processus technologiques utiliss afin dobtenir une bonne valeur de courant de drain en
forte inversion lorsquon rduit la longueur de grille.
Passons tout de suite un point trs important de ce paragraphe. Il sagit dune possible
dgradation de la mobilit bas champ aux faibles longueurs de grille. Nous avons t amen
douter de lhypothse communment admise que la mobilit bas champ nest pas affecte
par la rduction de la longueur de grille, dpendant uniquement du dopage du substrat. Tout
commence lorsque nous avons voulu appliquer la mthode dcrite au paragraphe I.6.2 d) pour
extraire la longueur de grille effective.
Leff(m)
L+L(m)
pMOS
nMOS
pMOS
nMOS
0,055
0,064
0,041
0,035
0,023
0,085
0,083
0,065
0,065
0,053
0,085
0,073
0,105
0,1
0,078
0,095
0,105
0,093
0,125
0,104
0,145
0,129
0,105
0,125
0,113
0,137
0,165
0,153
0,185
0,164
0,285
0,239
0,181
0,265
0,253
0,287
0,445
0,433
0,465
0,436
0,637
0,98
0,968
1
0,728
5
5,109
4,839
4,98
4,968
10
10
10
9,98
9,968
Tableau 4 : Longueur de grille effective par deux mthodes pour une batterie source et grille communes
de transistors nMOS et pMOS.
L(m)
En considrant que le dcalage L entre les longueurs de grille physiques et effectives

est constant, nous trouvons une valeur de -20nm pour les nMOS et de -32nm pour les pMOS
(voir tableau 4). Ces valeurs semble assez leves, mme si elles seraient acceptables compte
tenu du type de lithographie utilise pour ce lot (lithographie optique DUV : Deep Ultra
Violet). Mais ce qui surprend le plus sont les rsultats donns par la mthode qui consiste
laisser libre le dcalage entre longueurs de grille physiques et effectives. En effet, les valeurs
trouves (voir tableau 4) sont trs diffrentes de celle de la premire mthode. De plus, les
valeurs trouves ne sont pas raisonnables dun point de vue physique. Par exemple, pour le
transistor de longueur de grille physique de 0,145 m nous trouvons une longueur de grille
effective de plus de 40nm plus faible ; ce qui est beaucoup trop grand. Rappelons que cette
mthode se base sur la comparaison des pentes de la fonction Y en forte inversion de chaque
transistor par rapport celle du transistor long pour lequel on considre Leff=L (voir I.6.2
d)). Or cette valeur de pente vaut :
W
SY =
0 C oxVd
(27)
Leff
Donc pour que cette mthode soit correcte, il faut poser comme hypothse que la
mobilit bas champ 0 ne dpende pas de la longueur de grille. Si ce ntait pas le cas, les
valeurs de longueur de grille seraient fausses.
Maintenant, si on dcide de considrer que la mobilit bas champ peut varier, alors il
faut poser comme hypothse que les longueurs de grille effectives sont connues. Donc il faut
avoir une mthode indpendante pour extraire cette longueur de grille effective, ce sera lobjet
du chapitre suivant. Mais dfaut de cela, on peut poser arbitrairement que la longueur de
grille effective est gale la longueur de grille physique mesure au pralable par photo
TEM. Dans ce cas, on peut extraire la mobilit bas champ pour chaque transistor en
renversant lquation (27), ce qui nous donne :
0 ( L) =
L
S Y2
WC oxVd
(28)
95
Si on applique ce calcul sur les transistors prcdents on obtient la figure 34.

140
Mobilit bas champ (cm2V-1s-1)
600
500
400
nMOS
300
200
100
0
0,01
0,1
10
120
100
80
pMOS
60
40
20
0
0,01
0,1
10
Figure 34 : Mobilit bas champ en fonction de la longueur de grille pour une batterie source et grille
La figure 34 nous informe que la mobilit bas champ se trouve dgrade pour les
transistors les plus courts denviron 20% pour les nMOS comme pour les pMOS entre le
transistor long (L10m) et le transistor le plus court (L=55nm). Il est important ici de revenir
la dfinition de la mobilit bas champ. En effet, rappelons la formule de la mobilit
effective en rgime ohmique et en forte inversion :
eff =
(29)
2
1 + 1 (V g Vt ) + 2 (V g Vt )
La mobilit bas champ est considre comme celle quont les porteurs au voisinage du
seuil, o ils ninteragissent pas encore fortement avec les phonons du rseau cristallin ni avec
les piges linterface Si/SiO2. Ainsi, la mobilit bas champ ne dpend que du dopage canal
et est donc en thorie indpendante de la gomtrie du transistor. Mais il se peut que quand on
rduit les dimensions du transistor apparaissent des dfauts ou des charges qui vont dgrader
cette mobilit bas champ. Or rappelons que des poches de surdopage ont t implantes
dans ces transistors. Leur effet sur la tension de seuil a t prsent prcdemment dans ce
paragraphe. Si on raisonne en dopage moyen, limplantation de poches va avoir tendance
augmenter ce dopage moyen du canal. Bien sr, pour un transistor de 10m de longueur de
grille, cet effet sera ngligeable mais sur un transistor de 55nm au vu de la dose de dopants
implante, il nest pas draisonnable de penser que le dopage moyen sera significativement
augment. Dans ce cas, la mobilit bas champ sera plus faible selon la relation [Masetti
83]:
1340
0 (cm 2 .V 1 .s 1 ) = 60 +
N (at.cm 3 )
(30)
1 + d 17
10
En effet, selon la formule 30 valable pour les lectrons, une augmentation du dopage
moyen vu par les porteurs se traduira par une baisse de leur mobilit bas champ. Pour les
trous, le comportement est le mme. Or nous avons vu dans ce paragraphe une mthode pour
teindre artificiellement les poches de surdopage. Ainsi si on polarise le substrat en inverse,
nous tendons la zone dserte sous la grille, donc nous augmentons le nombre de dopants
activs. Alors, le surdopage apport par les poches aura proportionnellement moins deffet sur
la mobilit bas champ. En considrant que les poches ne jouent pas de faon significative
sur le transistor long (L=10m), nous reprsentons la variation de mobilit bas champ par
rapport celle transistor long en prenant le rapport des deux valeurs pour supprimer la baisse
moyenne de la mobilit bas champ due lapplication dune polarisation sur le substrat.
Pour information, celle-ci est mesure sur le transistor long 36cm2V-1s-1 pour les nMOS et
60cm2V-1s-1 pour les pMOS.
96
1,4
Rapport des mobilits bas champ
1,2
1
0,8
nMOS
0,6
0,4
0,2
0
0,01
Vsub = 0V
Vsub = -3V
0,1
10
1,4
1,2
1
0,8
pMOS
0,6
0,4
0,2
0
0,01
Vsub = 0V
Vsub = 3V
0,1
10
Figure 35 : Valeur de la mobilit bas champ en fonction de la longueur de grille par rapport au
transistor long (L=10m) pour une batterie source et grille communes de transistors nMOS (a) (resp.
pMOS (b)).
Sur la figure 35, on remarque que la polarisation du substrat a un impact important sur
la mobilit bas champ, surtout pour les transistors les plus courts. Cela nous conforte dans
lide quen polarisant le substrat en inverse on teint les poches artificiellement car celles-ci
jouent surtout aux plus faibles longueurs de grille. Ainsi, en neutralisant leffet des poches, la
mobilit bas champ ne se dgrade plus aux faibles longueurs de grille. On observe mme
une augmentation qui peut sexpliquer par le fait quon a considr Leff=L, or si Leff est plus
faible de quelques nanomtres L, cela aura tendance augmenter artificiellement la valeur
de mobilit bas champ extraite (voir quation (28)).
Une objection peut nous tre faite ici : il ny a pas que le dopage qui peut faire baisser la
mobilit bas champ, cela peut venir de dfauts neutres ou chargs notamment dus
limplantation des poches de surdopage qui peuvent endommager le rseau cristallin prs de
la source et du drain. Ce qui se fera sentir bien sur dautant plus fortement que le transistor est
court. Il faudrait dans ce cas avoir des transistors avec et sans poches de surdopage et regarder
ce que devient la mobilit bas champ pour les transistors courts dans les deux cas. Il faudrait
aussi pouvoir caractriser les probables dfauts induits par limplantation des poches. Cela a
t men mais sur dautres types de dispositifs. Les rsultats seront montrs dans la partie de
ce chapitre (voir II.3.2 b)) consacre aux transistors nMOS Si:C ( incorporation de
Carbone).
Nous pouvons nanmoins affirmer avec un certain degr de confiance que les valeurs de
longueur effective trouves pour ces dispositifs sont fausses par une dgradation de la
mobilit bas champ des transistors les plus courts due limplantation de poches de
surdopage.
Pour ce qui est de ltude hors rgime ohmique, il nous est apparu intressant de
montrer surtout les rsultats concernant le maximum de la vitesse de drive en fonction de la
longueur de grille. Pour ce faire nous nous sommes bass sur des mesures Id(Vd) Vg=1,2V et
1,3V pour les nMOS et Vg=-1,2V et -1,3V pour les pMOS.
97

7
1 .107
1.10
7
10
Vd = 1,5V
6
1 .106
1.10
1
Vderivmax
7
1 .107
1.10
7
10
Vd = -1,5V
6
1 .106
1.10
1
Vderivmax
1
Vderivmax0
6
1.15 10
L
1
Vderivmax0
5
1 .105
1.10
Loi en 1/L
nMOS
0.1
0,1
1 .1
10 1 .1044
1.10
0.01
0,01
0.055
310
10
10
10
55
1 .10
1.10
Loi en 1/L
pMOS
10 1 .1044
1.10
4
0.01
0,01
0.055
0.1
0,1
10
10
10
Figure 36 : Maximum de la vitesse de drive pour chaque longueur de grille pour une batterie source et
grille communes de transistors nMOS (a) (resp. pMOS (b)).
Tout dabord, nous remarquons sur la figure 36 que les valeurs sont plus faibles pour les
pMOS que pour les nMOS, cela vient du fait que pour les trous, leur vitesse dinjection cot
source est plus faible que celle des lectrons. La raison physique en est la diffrence de masse
effective entre les deux types de porteurs [Assaderaghi 97]. De plus, nous observons un cart
progressif se creuser vis--vis dune loi classique en 1/L partir de 1m de longueur de
grille ; nous avons mme une saturation du maximum de la vitesse de drive apparaissant aux
plus faibles longueurs de grille. Ceci tant valable autant pour les nMOS que pour les pMOS.
Ici nous touchons une prdiction souvent voque dans la littrature [Assaderaghi 97, Rais
94] dune limitation intrinsque de la vitesse des porteurs aux faibles longueurs de grille.
Celle-ci en effet, sera intrinsquement limite par les interactions entre porteurs injects et
phonons optiques du rseau cristallin. La valeur trouve dans la littrature [Assaderaghi 97,
Rais 94] de cette limite physique est par exemple denviron 107 cm s-1 pour les lectrons.
Dans notre cas nous trouvons 3,8.106 cm s-1 pour les nMOS et 2,6.106 cm s-1 pour les pMOS.
Le fait que ces valeurs sont plus faibles que les valeurs thoriques peut venir en partie des
valeurs prises pour Vg (autours de 1,25V pour les nMOS et de -1,25V pour les pMOS) et de
Vd ( 1,5V pour les nMOS et de -1,5V pour les pMOS). En thorie, la transconductance en
saturation est constante, or pour les transistor courts elle continue augmenter avec Vg. Ce
qui induit une moins bonne saturation de la vitesse de drive en fonction de la tension de
drain. Donc si on avait pris une tension de grille plus forte et une tension de drain plus leve,
les valeurs auraient t lgrement plus grandes (cela a t vrifi). Mais malgr cela, les
valeurs obtenues restent infrieures aux valeurs thoriques. Cela est peut-tre d la prsence
de dfauts prs de la source, dont une partie proviendraient de limplantation des poches de
surdopage.
Rsumons ici les principaux rsultats obtenus sur le lot GRI grce lextraction de
paramtres :
Les transistors prsentent une trs bonne tenue aux effets de canaux courts
notamment en ce qui concerne la tension de seuil, cela grce limplantation de
poches de surdopage.
Mais cette implantation est souponne de gnrer des dfauts et/ou une
lvation du dopage canal moyen des transistors les plus courts induisant une
baisse de la mobilit bas champ denviron 20%.
Une saturation de la vitesse des porteurs a t mesure pour les dispositifs les
plus courts nMOS comme pMOS mettant en vidence une limitation intrinsque
des transistors MOS ultra courts.
Maintenant tudions le lot MDX qui est technologiquement trs proche de ce lot dit
GRI mais qui permet de descendre plus bas en longueur de grille, cela jusqu 45nm.
98
II.2.3 b) : Principaux rsultats sur le lot MDX
-3 3
1 .10
1.10
3
10
-3 3
1 .10
1.10
3
10
-4 4
1 .10
1.10
-4 4
1.101 .10
de drain que nous avons utilises afin dextraire les paramtres lectriques du lot MDX .
L=45nm
-5 5
1 .10
1.10
-6 6
1 .10
1.10
1.10
-7
ID0a 1 .10
L=10m
1 .10
1.10
-8 8
-9 9
1 .10
1.10
10
1 .10-10
1.10
0.4
0.2
- 0,4 - 0,2
0.5
0.2
0,2
0.4
0.6
0,4 Vg 0,6
0.8
0,8
1.2
1,2
1.4
1,4
-5 5
1.101 .10
-6 6
1.101 .10
-7 7
ID0a 1 .10
1.10
-8
1.101 .10
L=10m
-9 9
1.101 .10
10
-10
1 .10
1.10
11
11
10 1 .10-11
1.10
11
11
1 .10 -11
1.10
10
L=45nm
1.5
1.5
1.4
1.2
- 1,4
- 1,2
- 11
4
2.5 .10 -4
2,5.10
4
0.4
0,4
0.5
1.357 10
4
2 .10 -4
2.10
L=45nm
4
1.5 .10 -5
1,5.10
ID0a
4
1 .10 -4
1.10
5
5 .10 -5
5.10
L=10m
0
0.2
0,2
4
1.4 .10-4
1,4.10
4
2.032 10
0.5
00
00
0.8
0.6
0.4
0.2
- 0,8
- 0,6
- 0,4
- 0,2
Vg
0.4
0.2
- 0,4 - 0,2
0.2
0,2
0.4
0.6
0,4 Vg 0,6
0.8
0,8
1.2
1,2
L=45nm
4
1 .10-4
1.10
5
8 .10-5
8.10
ID0a
5
6 .10-5
6.10
5
4 .10-5
4.10
1.5
L=10m
-55
2 .10
2.10
00
1.4
1,4
-44
1.2 .10
1,2.10
0
1.5
1.4
1.2
- 1,4
- 1,2
- 11
0.8
0.6
0.4
0.2
- 0,8
- 0,6
- 0,4
- 0,2
Vg
00
0.2
0,2
0.4
0,4
0.5
Comme pour le lot GRI nous remarquons sur la figure 37 la bonne tenue en pente
sous le seuil et en tension de seuil des transistors les plus court avec toutefois un bmol pour
le pMOS de 45nm de longueur de grille. Comme nous lavons mentionn au paragraphe
prcdent sur le lot GRI (voir II.2.3 a)), il est plus difficile doptimiser un pMOS quun
nMOS pour une longueur de grille donne. Comme pour ce transistor la caractristique Id-Vg
nest pas acceptable, nous ne tiendront pas compte des paramtres extraits pour ce transistor.
Cela veut dire que par la suite le transistor pMOS le plus court considr sera celui de 75nm
de longueur de grille.
Comme nous lavions pressenti, les rsultats sur ce lot sont trs proches de ceux du lot
GRI rapports au paragraphe prcdent (voir II.2.3 a)). Nanmoins, il convient de
prsenter ces rsultats. Commenons par regarder la tension de seuil. La figure 38 montre la
variation des tensions de seuil extraites en fonction de la longueur de grille pour les nMOS et
les pMOS.
99
0,6
0,6
0,5
0,5
-Tension de seuil (V)
0,4
nMOS
0,3
0,2
0,1
0
0,01
0,4
pMOS
0,3
0,2
0,1
0,1
0
0,01
10
0,1
10
Figure 38: Tension de seuil (resp. oppos de la tension de seuil) en fonction de la longueur de grille pour
40
Comme pour le lot GRI nous constatons sur la figure 38 une trs bonne tenue de la
tension de seuil de nos transistors avec la rduction de la longueur de grille. Pour se
convaincre que cela est d aux poches de surdopage, appliquons la mthode dcrite au
paragraphe prcdent en polarisant le substrat en inverse.
nMOS
20
0
-20
-40
-60
-80
Vsub = 0V
-100
Vsub = -3V
-120
0,01
0,1
10
50
pMOS
0
-50
-100
Vsub = 0V
-150
Vsub = 3V
-200
0,01
0,1
10
Figure 39: Variation de la tension de seuil en fonction de la longueur de grille par rapport au transistor
Comme pour le lot GRI la figure 39 montre leffet bnfique des poches sur le
contrle de la tension de seuil lors de la rduction de la longueur de grille des transistors. Pour
information le dcalage moyen de tension de seuil mesur sur le transistor long est de 263mV
pour les nMOS et 433mV pour les pMOS.
100
90
S (mV/decade)
80
70
60
50
40
30
nMOS
20
pMOS
10
0
0,01
0,1
10

Figure 40: Inverse de la pente sous le seuil en fonction de la longueur de grille pour une batterie source
et grille communes de transistors nMOS et pMOS.
100
En ce qui concerne la pente sous le seuil, la figure 40 nous informe de la bonne tenue de
linverse de la valeur de la pente sous le seuil jusquau longueurs de grille les plus courtes, ce
rsultat est similaire au lot GRI.
-1
-2
1 (V )
2 (V )
L(m)
nMOS
pMOS
nMOS
pMOS
0,045
4,813
0,022
0,075
4,089
2,049
0,029
0,003
1,809
0,025
0,007
0,095
3,748
1,885
0,027
0,011
0,115
3,398
0,145
3,349
1,463
0,032
0,008
0,185
3,248
1,329
0,023
0,007
1,309
0,026
0,008
0,285
2,876
0,465
2,655
1,254
0,026
0,007
1
2,541
1,160
0,027
0,005
5
2,475
1,105
0,027
0,009
0,892
0,026
0,006
10
2,376
Sur le tableau 5, nous observons de plus faibles valeurs des coefficients dattnuation de
mobilit pour le lot MDX par rapport au lot GRI (voir tableau 3). La baisse observe
du second facteur dattnuation de mobilit traduit une meilleure interface Si/SiO2 avec moins
de rugosit que pour le lot GRI . La baisse observe du premier facteur dattnuation de
mobilit est due quand elle une baisse significative de la rsistance srie source-drain Rsd
que lon mesure 220 .m pour les nMOS et 420 .m pour les pMOS. En effet, en
comparant ces valeurs celles du lot GRI (voir II.2.3 a)), les rsistances daccs ont t
divises par un facteur deux en passant dune gnration lautre. Ces rsultats montre que le
lot MDX est une avance importante du lot GRI en ce qui concerne la mobilit
effective en forte inversion, donc pour le courant de drain en forte inversion.
Par contre, comme pour le lot GRI, nous trouvons des valeurs de longueurs de grille
effectives non satisfaisantes (voir Tableau 6).
Leff(m)
L+L(m)
nMOS
pMOS
nMOS
pMOS
0,045
0,064
0,103
0,075
0,083
0,029
0,133
-0,016
0,095
0,100
0,042
0,153
0,004
0,115
0,104
0,052
0,173
0,024
0,145
0,129
0,064
0,203
0,054
0,185
0,164
0,084
0,243
0,094
0,285
0,239
0,119
0,343
0,194
0,465
0,436
0,206
0,523
0,374
1
0,728
0,389
1,058
0,909
5
5,109
2,399
5,058
4,909
9,909
10
10,000
10,000
10,058
L(m)
En effet, si on considre un dcalage constant, nous trouvons une valeur de 74nm pour
les nMOS et de -91nm pour les pMOS (voir tableau 6). Ces valeurs sont bien sr
incohrentes. En utilisant un dcalage variable, les valeurs de longueur effective semblent
plus correctes mais restent trop loignes de la valeur de longueur de grille physique.
Appliquons donc la mthode de variation de mobilit bas champ comme pour le lot GRI
(voir II.2.3 a)).
101

160
700
600
500
400
nMOS
300
200
100
0
0,01
0,1
140
120
100
pMOS
80
60
40
20
0
0,01
10
0,1
10
Sur la figure 41, nous trouvons une baisse de la mobilit bas champ entre le transistor
le plus long (L=10m) et le plus court (L=45nm) denviron 50% pour les nMOS et denviron
30% pour les pMOS. Ces valeurs sont plus leves que pour le lot GRI (voir figure 34). Pour
se convaincre que cela est d aux poches de surdopage, polarisons le substrat en inverse et
regardons le rapport des mobilits par rapport au transistor long.
1
0,8
nMOS
0,6
0,4
Vsub = 0V
0,2
Vsub = -3V
0
0,01
0,1
1,4
1,2
1,2
1
0,8
pMOS
0,6
0,4
Vsub = 0V
0,2
Vsub = 3V
0
0,01
10
0,1
10
pMOS (b)).
Comme pour le lot GRI, la figure 42 permet daffirmer quau moins en partie, la baisse
de la mobilit bas champ aux faibles longueurs de grille est due limplantation de poches
de surdopage. Pour information, la baisse moyenne de mobilit bas champ mesure sur le
transistor long est de 194cm2V-1s-1 pour les nMOS et de 86cm2V-1s-1 pour les pMOS.
Finissons par les rsultats sur la vitesse de drive des porteurs |Vg|=1,2V et 1,3 V :
7
1 .107
1.10
7
10
Vd = 1,5V
6
1 .106
1.10
1
Vderivmax
Vd = -1,5V
6
1 .106
1.10
1
Vderivmax
1
Vderivmax0
1.23 10
L
7
1 .107
1.10
7
10
1
Vderivmax0
Loi en 1/L
nMOS
4
4
10 1 .104
1.10
0.01
0,01
0.045
0.1
0,1
2.6 10

5
1 .105
1.10
10
10
10
1 .1

5
1 .105
1.10
Loi en 1/L
pMOS
4
10 1 .10
1.10
0.01
0,01
0.075
44
0.1
0,1
10
10
10
102
Si on compare les figures 43 et 36, nous nous apercevons que le lot MDX se
comporte exactement comme le lot GRI , c'est--dire quil y a une saturation de la vitesse
de drive des porteurs aux trs faibles longueurs de grille. Les valeurs trouves pour cette
saturation sont pour le lot MDX de 3,8.106 cm s-1 pour les nMOS et 2,5.106 cm s-1 pour les
pMOS. Nous trouvons donc des valeurs quasi-identiques pour les deux lots (comparer avec
les valeurs trouves au II.2.3 a)). Ce qui tend prouver quil sagit une limitation
intrinsque des transistors MOS ultra courts li la saturation de la vitesse des porteurs.
Rsumons ici les principaux rsultats obtenus sur le lot MDX grce lextraction de
paramtres :
poches de surdopage.
baisse de la mobilit bas champ denviron 50% pour les nMOS et denviron
30% pour les pMOS.
Le lot MDX prsente une amlioration significative sur la qualit de
linterface Si/SiO2 et les valeurs des rsistances daccs source et drain par
rapport au lot prcdent GRI .
Une saturation de la vitesse dinjection des porteurs la source a t mesure
pour les dispositifs les plus courts nMOS comme pMOS mettant en vidence
une limitation intrinsque des transistors MOS ultra courts similaire celle
constate pour le lot prcdent GRI .
Maintenant tudions le lot HKC qui est technologiquement diffrent de ces deux
premiers lots ( GRI et MDX ) et qui permet de descendre plus bas en longueur de grille,
cela jusqu 30nm.
II.2.3 c) : Principaux rsultats sur le lot HKC
-3 3
1 .10
1.10
3
10
-3 3
1 .10
1.10
3
10
-4 4
1 .10
1.10
-4 4
1.101 .10
de drain que nous avons utilises afin dextraire les paramtres lectriques du lot HKC .
-5 5
1 .10
1.10
-6 6
1 .10
1.10
1.10
-7
ID0a 1 .10
L=10m
1.10
-8 8
1 .10
L=30nm
-9 9
1 .10
1.10
10
-10
1 .10
1.10
11
11
10 1 .10-11
1.10
0.5
-5 5
1.101 .10
-6 6
1.101 .10
-7 7
ID0a 1 .10
1.10
-8
1.101 .10
L=10m
-9 9
1.101 .10
L=30nm
10
1 .10-10
1.10
11
0.4
0.2
- 0,4 - 0,2
0.2
0,2
0.4
0.6
0,4 Vg 0,6
0.8
0,8
1.2
1,2
11
10 1 .10-11
1.10
1.4
1,4
1.5
1.5
1.4
1.2
- 1,4 - 1,2
-1
0.8
0.6
0.4
0.2
- 0,8 - 0,6Vg - 0,4 - 0,2
0.2
0,2
0.4
0,4
0.5
103

4
1.6 .10 -4
1,6.10
4
5
5 .10 -5
5.10
5
4.612 10
4
1.4 .10 -4
1,4.10
1.499 10
4
1.2 .10 -4
1,2.10
L=30nm
4
1 .10 -4
1.10
8.10
5
8 .10 -5
ID0a
5
6 .10 -5
6.10
L=10m
5
-5
4 .10
4.10
5
2 .10 -5
2.10
00
0
0.5
0.4
0.2
- 0,4 - 0,2
0.2
0,2
0.4
0.6
0,4Vg 0,6
0.8
0,8
1.2
1,2
5
3 .10 -5
3.10
ID0a
5
2 .10 -5
2.10
L=10m
5
1 .10 -5
1.10
00
1.4
1,4
L=30nm
5
4 .10 -5
4.10
1.5
0
1.5
1.4
1.2
- 1,4
- 1,2
1
-1
0.8
0.6
0.4
0.2
- 0,8
- 0,6
- 0,4
- 0,2
Vg
00
0.2
0,2
0.4
0,4
0,7
0,7
0,6
0,6
Comme pour les deux lots prcdents nous constatons sur la figure 44 une trs bonne
tenue de la tension de seuil de nos transistors avec la rduction de la longueur de grille. Une
bonne nouvelle est quavec cette technologie, les transistors pMOS ont pu tre miniaturiss
aussi bien que les nMOS car la figure 44 montre que la caractristique Id-Vg du pMOS le plus
court (L=30nm) a une aussi bonne allure que celle du transistor nMOS quivalent. Un
phnomne nanmoins attire notre attention, il sagit du fait que le transistor le plus court
(L=30nm) nest pas celui qui a le plus fort courant au maximum de tension de grille. Nous
reviendrons sur ce point ultrieurement dans ce paragraphe. Commenons par regarder la
tension de seuil. La figure 45 montre la variation des tensions de seuil extraites en fonction de
la longueur de grille pour les nMOS et les pMOS.
0,5
0,4
0,3
0,2
nMOS
0,1
0
0,01
0,5
0,4
0,3
0,2
pMOS
0,1
0,1
10
0
0,01
0,1
10
Figure 45 : Tension de seuil (resp. oppos de la tension de seuil) en fonction de la longueur de grille pour
Comme pour les deux autres lots, on remarque sur la figure 45, la trs bonne tenue de la
tension de seuil des transistors. Nanmoins, pour les pMOS, un fort RSCE est constat mme
jusqu 30nm. Cela vient du fait que pour ce lot les poches sont plus fortement doses que
pour les lots prcdents ; de plus, pour les pMOS, on a utilis de lArsenic alors que pour les
deux autres ctait du Phosphore (voir II.2.1 c)). Ce changement a donc pour consquence
une augmentation du RSCE d aux poches. Pour se convaincre de leffet des poches,
polarisons encore une fois le substrat en inverse.
104
0.5
40
nMOS
30
20
10
0
-10
-20
-30
Vsub = 0V
-40
Vsub = -3V
-50
-60
0,01
0,1
10
250
pMOS
200
Vsub = 0V
150
Vsub = 3V
100
50
0
0,01
0,1
10
Pour les nMOS (voir figure 46 a)), nous retrouvons le mme rsultat que pour les lots
prcdents, c'est--dire une limination du RSCE d aux poches quand on polarise le substrat
en inverse. Par contre, pour les pMOS, la polarisation du substrat en inverse nest pas
suffisante pour liminer le RSCE d aux poches. Cela tient du fait que lon doive peut-tre
monter plus haut en polarisation substrat ( -7V par exemple) pour teindre artificiellement
les poches, car pour ce lot, elles sont plus doses et surtout le fait dutiliser de lArsenic
augmente nettement leur efficacit.
100
90
S (mV/decade)
80
70
60
50
40
30
nMOS
20
pMOS
10
0
0,01
0,1
10

Figure 47 : Inverse de la pente sous le seuil en fonction de la longueur de grille pour une batterie
source et grille communes de transistors nMOS et pMOS.
En ce qui concerne la pente sous le seuil, la figure 47 nous informe de la bonne tenue de
linverse de la valeur de la pente sous le seuil jusquaux longueurs de grille les plus courtes,
ce rsultat est similaire aux deux lots prcdents.
105

-1
-2
2 (V )
1 (V )
L(m)
nMOS
pMOS
nMOS
pMOS
0,03
1,460
0,890
0,067
0,041
0,04
1,374
1,050
0,028
0,027
0,05
1,718
1,109
0,049
0,000
0,06
1,410
1,108
0,099
0,005
0,07
1,565
1,124
0,097
0,010
0,08
1,456
1,103
0,016
0,017
0,09
1,581
1,205
0,026
0,007
0,1
1,550
1,169
0,011
0,017
0,12
1,602
1,284
0,017
0,001
0,14
1,508
1,245
0,044
0,014
0,16
1,598
1,245
0,066
0,004
0,18
1,618
1,218
0,081
0,004
0,2
1,633
1,223
0,066
0,005
0,22
1,745
1,266
0,079
0,013
0,26
1,735
1,280
0,089
0,027
0,3
1,827
1,222
0,067
0,036
0,34
2,064
1,277
0,038
0,038
0,54
1,339
1,252
0,075
0,020
0,74
1,558
1,290
0,084
0,004
1
1,560
1,229
0,086
0,019
2
1,516
1,105
0,076
0,055
5
1,055
0,873
0,067
0,028
10
0,718
0,508
0,060
0,053
Sur le tableau 7, nous observons de plus faibles valeurs pour le premier coefficient
dattnuation de mobilit pour le lot HKC par rapport aux deux premiers lots (voir tableau
3 et 5). La baisse observe du premier facteur dattnuation de mobilit est due une
diminution significative de la rsistance srie source-drain Rsd que lon mesure 110 .m
pour les nMOS et 230 .m pour les pMOS. En effet, en comparant ces valeurs celles du
lot MDX (voir II.2.3 b)), les rsistances daccs ont t divises par un facteur deux en
passant dune gnration lautre. Ces rsultats montrent que le lot HKC est une avance
importante du lot MDX en ce qui concerne la mobilit effective en forte inversion, donc
pour le Ion. Nanmoins, un phnomne particulier apparat pour ce lot concernant les facteurs
dattnuation de mobilit. En effet, en regardant le tableau 7, on saperoit que le premier
facteur dattnuation de mobilit sature aux faibles longueurs de grille, il ne suit donc plus
lquation (19) que lon rappelle ci-dessous :
W
1 = 1, 0 + 0 C ox RSD
(31)
L
Cela tendrait dire que pour les transistors courts la rsistance srie source-drain sannule.
Ou bien, la mobilit bas champ diminue fortement pour ces dispositifs. De plus, pour ce lot,
au lieu dune seule batterie source et grille communes, nous avons en fait trois sous-batteries
source et grille communes afin daugmenter le nombre de longueurs de grille disponibles.
Tout cela nous indique que les valeurs trouves pour Rsd seraient plutt une limite haute
quune valeur exacte. Nanmoins il est possible daffirmer que le choix dutiliser du Siliciure
de Nickel (NiSi) pour ce lot en lieu et place du Siliciure de Cobalt (CoSi2) utilis pour les
deux lots prcdents a permis de faire baisser significativement la valeur des rsistance
daccs source et drain.
Par contre, comme pour les deux lots prcdents, nous trouvons des valeurs de longueur
de grille effective non satisfaisantes (voit Tableau 8).
106

Leff(m)
L+L(m)
pMOS
nMOS
pMOS
nMOS
0,03
0,225
0,108
0,119
-0,076
0,04
0,211
0,107
0,129
-0,066
0,05
0,164
0,104
0,139
-0,056
0,06
0,211
0,108
0,149
-0,046
0,07
0,190
0,115
0,159
-0,036
0,08
0,233
0,115
0,169
-0,026
0,09
0,201
0,121
0,179
-0,016
0,1
0,212
0,118
0,189
-0,006
0,12
0,215
0,125
0,209
0,014
0,14
0,244
0,140
0,229
0,034
0,16
0,248
0,148
0,249
0,054
0,18
0,255
0,153
0,269
0,074
0,2
0,275
0,162
0,289
0,094
0,22
0,273
0,173
0,309
0,114
0,26
0,307
0,18
0,349
0,154
0,3
0,317
0,199
0,389
0,194
0,34
0,309
0,203
0,429
0,234
0,54
0,665
0,305
0,629
0,434
0,74
0,744
0,411
0,829
0,634
1
0,932
0,501
1,089
0,834
2
1,857
0,95
2,089
1,834
5
5,066
3,118
5,089
4,834
10
9,94
9,94
10,089
9,834
L(m)
En effet, si on considre un dcalage constant, nous trouvons une valeur de 89nm pour
les nMOS et de -106nm pour les pMOS (voir tableau 10). Ces valeurs sont bien sr
incohrentes. En utilisant un dcalage variable, les valeurs de longueur effective semblent
plus correctes mais restent trop loignes de la valeur de longueur de grille physique.
Appliquons donc la mthode de variation de mobilit bas champ comme pour le lot GRI
(voir II.2.3 a)), toujours en supposant Leff=L.
160
500
450
400
350
300
nMOS
250
200
150
100
50
0
0,01
0,1
10
140
120
100
pMOS
80
60
40
20
0
0,01
0,1
10
Sur la figure 48, nous trouvons une baisse de la mobilit bas champ entre le transistor
le plus long (L=10m) et le plus court (L=55nm) de plus dun facteur cinq pour les nMOS
comme pour les pMOS. Cette dgradation est beaucoup plus leve que pour le lot GRI
(voir figure 34) et le lot MDX (voir figure 41). Pour se convaincre que cela est d aux
poches de surdopage, polarisons le substrat en inverse et regardons le rapport des mobilits
par rapport au transistor long.
107
Vsub = 0V
1
Vsub = -3V
0,8
nMOS
0,6
0,4
0,2
0
0,01
0,1
1,2
1,2
Vsub = 0V
1
Vsub = -3V
0,8
pMOS
0,6
0,4
0,2
0
0,01
10
0,1
10
Figure 49: Valeur de la mobilit bas champ en fonction de la longueur de grille par rapport au
pMOS (b)).
La figure 49 donne un rsultat priori tonnant. En effet, malgr la polarisation du

substrat en inverse, la dgradation de la mobilit bas champ dun facteur cinq est toujours
prsente. Pour information, la baisse moyenne de mobilit bas champ mesure sur le
transistor long est de 106cm2V-1s-1 pour les nMOS et de 46cm2V-1s-1 pour les pMOS. Ce
rsultat peut se comprendre en considrant que les poches tant beaucoup plus doses que
celles des lots prcdents, il faille monter plus haut en inverse pour teindre leffet des
poches. Le problme est le dcalage moyen en tension de seuil induit qui, lorsquon dsire se
placer en forte inversion pour extraire la mobilit bas champ, nous oblige monter de
hautes valeurs en tension de grille se rapprochant de la tension de claquage de loxyde de
grille. Une autre hypothse, qui peut tre complmentaire de la prcdente, est la prsence
dun plus grand nombre de dfauts, dont une partie peut tre due limplantation des poches,
qui jouent aussi fort sur la mobilit quelque soit la polarisation du substrat.
Finissons par les rsultats sur la vitesse de drive des porteurs toujours |Vg|=1,2V et
1,3 V :
7
1 .107
1.10
7
10
Vd = 1,5V
6
1 .106
1.10
1
Vderivmax
Vd = -1,5V
6
1 .106
1.10
1
Vderivmax
1
Vderivmax0
9.5 10
7
1 .107
1.10
7
10
1
Vderivmax0
310
L

55
1 .10
1.10
Loi en 1/L
nMOS
4
4
10 1 .104
1.10
0.01
0,01
0.03
0.1
0,1
10
10
10

55
1 .10
1.10
Loi en 1/L
nMOS
4
10 1 .104
1.10
0.01
0,01
0.03
4
0.1
0,1
10
10
10
Si on compare la figure 50 avec les figures 36 et 43, nous nous apercevons que le lot
HKC se comporte exactement comme les lots GRI et MDX , c'est--dire quil y a
une saturation de la vitesse de drive des porteurs aux trs faibles longueurs de grille. Les
valeurs trouves pour cette saturation sont pour le lot HKC de 4,1.106 cm s-1 pour les
nMOS et 1,5.106 cm s-1 pour les pMOS. Nous trouvons donc des valeurs trs proches par
rapport aux deux autres lots (comparer avec les valeurs trouves aux II.2.3 a) et b)). La
lgre diffrence pour les pMOS peut venir de la non quivalence des conditions de
polarisation pour ce lot par rapport aux deux autres venant du dcalage en tension de seuil.
Malgr tout, surtout pour les nMOS, il est remarquable de trouver un comportement et des
108
valeurs si proches pour trois gnrations diffrentes de transistors. Ce qui tend bien prouver
quil sagit une limitation intrinsque des transistors MOS ultra courts lie la vitesse de
saturation des porteurs.
Rsumons ici les principaux rsultats obtenus sur le lot HKC grce lextraction de
paramtres :
poches de surdopage. On pourrait presque dire que pour les pMOS celles-ci
seraient un peu surdoses car elles entranent un fort RSCE mme aux plus
faibles longueurs de grille.
baisse de la mobilit bas champ de plus dun facteur cinq pour les nMOS et
pour les pMOS.
Le lot HKC prsente une baisse de la valeur des rsistances daccs source et
drain par rapport au lot prcdent MDX grce au passage au Siliciure de
Nickel pour siliciurer les accs source et drain.
Une saturation de la vitesse de drive des porteurs la source a t mesure pour
les dispositifs les plus courts nMOS comme pMOS mettant en vidence une
limitation intrinsque des transistors MOS ultra courts similaire celle constate
pour les deux lots prcdents GRI et MDX .
En rsum, le lot HKC permet une avance importante pour la miniaturisation des
transistors MOS mais avec une apparition de quelques problmes.
II.2.3 d) : Comparaison des lots GRI , MDX et HKC
40
nMOS
30
20
10
0
-10
Lot GRI
-20
Lot MDX
-30
Lot HKC
-40
0,01
0,1
10
Commenons par la tenue aux effets de canaux courts des transistors, notamment sur la
tension de seuil.
250
pMOS
200
150
Lot GRI
100
Lot MDX
Lot HKC
50
0
-50
-100
0,01
0,1
10
long (L=10m) pour une batterie source et grille communes de transistors nMOS (a) (resp. pMOS (b))
pour les trois lots GRI , MDX et HKC .
Tout dabord pour les nMOS, la figure 51 a) montre une trs bonne tenue de la tension
de seuil avec la rduction de la longueur de grille quelque soit le lot. Pour les pMOS, la figure
51 b) montre aussi une bonne tenue de la tension de seuil avec la rduction de la longueur de
grille mais suggre aussi que la dose de poches de surdopage implante est peut tre un peu
trop leve surtout pour le lot HKC (qui de plus utilise un autre type de dopant) entranant une
augmentation de la tension de seuil avec la rduction de la longueur de grille (RSCE).
109
100
100
90
90
80
80
S (mV/decade)
S (mV/decade)
70
60
50
40
nMOS
Lot GRI
30
20
Lot MDX
10
Lot HKC
0
0,01
0,1
10
70
60
50
40
pMOS
Lot GRI
30
20
Lot MDX
10
Lot HKC
0
0,01
0,1
10
Figure 52 : Inverse de la pente sous le seuil en fonction de la longueur de grille pour une batterie source
et grille communes de transistors nMOS et pMOS pour les trois lots GRI , MDX et HKC .
La figure 52 nous informe que la pente sous le seuil nest pas dgrade lorsquon passe
dune gnration lautre, nous pouvons mme dire que le lot le plus avanc ( HKC )
prsente une amlioration de la pente sous le seuil surtout pour les transistors trs courts
(L<0,1m).
-2
R sd (.m)
2 moyen (V )
lots
nMOS
pMOS
nMOS
pMOS
"GRI"
560
850
0,114
0,026
0,007
"MDX"
220
420
0,026
0,019
"HKC"
110
230
0,06
Tableau 9 : Valeurs de la rsistance srie source-drain et du second facteur dattnuation de mobilit
pour une batterie source et grille communes de transistors nMOS et pMOS pour les trois lots
GRI , MDX et HKC .
Pour ce qui est des rsistances daccs, chaque gnration, elles se sont trouves tre
diminues fortement (voir tableau 9) signe dune meilleure siliciuration lors du passage dune
gnration lautre. Le fait dtre pass au NiSi au lieu du CoSi2 pour le lot HKC semble
donc permettre aussi une baisse des rsistances daccs. Pour le second facteur dattnuation
de mobilit, nous avons report sur le tableau 9 sa valeur moyenne pour chaque gnration.
Cela nous montre une amlioration de linterface Si/SiO2 lors du passage du lot GRI au lot
MDX . Pour le passage du lot MDX au lot HKC une lgre dgradation est
constate bien que le fait davoir utilis trois sous-batteries au lieu dune pour le lot HKC
peut nuancer un peu ce rsultat. Nanmoins, il a t montr [Emrani 93] que selon le type de
nitruration de loxyde de grille, nous pouvons obtenir une variation significative des valeurs
du second facteur dattnuation de mobilit.
Pour ce qui est de la longueur de grille effective, nous avons vu prcdemment que la
mthode classique ntait pas adquate. Pour sen convaincre nous avions dcid de regarder
la variation de la mobilit bas champ pour chaque lot.
110
1,2
1
0,8
nMOS
0,6
Lot GRI
0,4
Lot MDX
0,2
0
0,01
Lot HKC
0,1
10
1,2
1
0,8
pMOS
0,6
Lot GRI
0,4
Lot MDX
0,2
0
0,01
Lot HKC
0,1
10
pMOS (b)) pour les trois lots GRI , MDX et HKC .
Courant de drain |Vg-Vt|=1V (A)
3.10-4
3,00E-04
1,4.10-5
1,40E-04
nMOS
2,50E-04
2,5.10-4
pMOS
1,2.10-5
1,20E-04
Lot GRI
2.10-4
2,00E-04
Lot HKC
1,00E-04
Lot MDX
8,00E-05
8.10-5
Lot HKC
6.10-5
6,00E-05
Loi en 1/L
1.10-4
Lot GRI
1.10-4
1,00E-04
Lot MDX
1,5.10-4
1,50E-04
Loi en 1/L
4,00E-05
4.10-5
5.10-5
5,00E-05
0
0,00E+00
0,01
La figure 53 montre quen passant dune gnration lautre, la dgradation de la

mobilit bas champ saggrave, due laugmentation progressive des doses et des nergies
dimplantation des poches de surdopage qui crent des dfauts et/ou augmentent
progressivement le dopage canal moyen, nuisant ainsi la mobilit bas champ des
transistors ultracourts.
Au vu de la forte dgradation de la mobilit bas champ pour le lot HKC , il est
logique de se demander si le courant de drain en forte inversion pour les transistors courts de
ce lot est plus faible que ceux des deux lots prcdents de longueur de grille quivalente et
une diffrence entre la tension de grille et de drain quivalente. Plaons nous 1V au dessus
de la tension de seuil, toujours Vd=10mV pour tre en rgime ohmique, et comparons les
valeurs des courants de drain de chaque transistor.
2.10-5
2,00E-05
0,1
10
0
0,00E+00
0,01
0,1
10
Figure 54 : Courant de drain |Vg-Vt|=1V et Vd=10mV en fonction de la longueur de grille pour une
batterie source et grille communes de transistors nMOS et pMOS pour les trois lots GRI , MDX et
HKC .
Sur la figure 54, nous remarquons que le passage du lot GRI au lot MDX a t
bnfique au courant de drain pour les nMOS comme pour les pMOS. Cela est d la baisse
significative de la rsistance srie source-drain, et comme la baisse de mobilit bas champ
est juste un peu suprieure celle du lot GRI , au final, la mobilit effective est meilleure,
donc le Ilin. Par contre, lorsquon passe du lot MDX au lot HKC , la baisse mesure de
la rsistance srie source-drain nest pas suffisante pour compenser la baisse de la mobilit
bas champ, ce qui se traduit par une dgradation du courant de drain qui revient des valeurs
proches du lot GRI . De plus, la figure 54 confirme ce que nous avions remarqu au
paragraphe II.2.3 c), c'est--dire que pour le lot HKC, il y a une saturation du courant de drain
pour les transistors les plus courts.
111
Pour finir, comparons les vitesses de drive des trois lots toujours |Vg|=1,2V et 1,3 V :
nMOS
4.106
4,00E+06
Lot GRI
3,00E+06
3.106
Lot HKC
Loi en 1/L
Vd = 1,5V
0,1
Lot GRI
Lot MDX
Lot HKC
Loi en 1/L
1.106
1,00E+06
1.106
1,00E+06
0,00E+00
0
0,01
pMOS
2.106
2,00E+06
Lot MDX
2.106
2,00E+06
3.106
3,00E+06
5.106
5,00E+06
10
Vd = -1,5V
0,00E+00
0
0,01
0,1
10
Figure 55 : Maximum de la vitesse de drive en fonction de la longueur de grille pour une batterie
source et grille communes de transistors nMOS et pMOS pour les trois lots GRI , MDX et
HKC .
Pour les nMOS, la figure 55 a) nous montre une quasi-parfaite quivalence des valeurs
trouves pour le maximum de la vitesse de drive pour les trois lots GRI , MDX et
HKC donnant chacun une saturation aux faibles longueurs de grille autours de 4.106 cm.s1
. Nous observons donc bien une limitation intrinsque des dispositifs nMOS. Pour les pMOS,
la concordance est aussi bonne mais seulement pour les deux premiers lots GRI et
MDX . Par contre, le lot HKC prsente une saturation plus importante. Cela est peuttre d en partie la non quivalence des conditions de polarisations en Vg-Vt due au fort
RSCE constat sur les pMOS du lot HKC (voir II.2.3 c)). Mais on peut mettre aussi en
cause le changement de la nature chimique des implants utiliss pour les poches de surdopage,
c'est--dire lArsenic au lieu du Phosphore pour les deux premiers lots. En effet, les poches
tant situes prs de la source et du drain, la vitesse de drive des porteurs la source pourrait
dpendre du type de poches utilises.
Rsumons ici les principaux rsultats obtenus en comparant les trois gnrations de
transistors :
Les diffrentes gnrations de transistors prsentent une trs bonne tenue aux
effets de canaux courts notamment en ce qui concerne la tension de seuil. Pour
obtenir ce rsultat, il a fallu chaque gnration augmenter le dopage et la dose
dimplantation des poches de surdopage, voire changer de type dimplants pour
les pMOS de dernire gnration.
Les diffrentes gnrations de transistors prsentent une trs bonne tenue aux
effets de canaux courts notamment en ce qui concerne la pente sous le seuil.
Ceci coupl la bonne tenue de la tension de seuil garanti une bonne valeur du
courant ltat off , garantissant une faible consommation des transistors
pour chaque gnration.
Mais laugmentation des doses et nergies dimplantation est susceptible de
gnrer des dfauts et/ou une lvation du dopage canal moyen des transistors
les plus courts induisant une baisse de la mobilit bas champ de plus en plus
forte chaque gnration.
Par contre, les rsistances daccs ont pu tre rduites chaque gnration grce
une meilleure siliciuration des zones HDD source et drain, et grce aussi au
changement de mtal utilis pour ce qui est de la dernire gnration de
transistors.
Une saturation de la vitesse de drive des porteurs la source identique pour les
trois gnrations de transistors a t mesure pour les dispositifs les plus courts
mettant en vidence une limitation intrinsque des transistors MOS.
112
Au final, grce la mthode permettant de corriger le courant de drain des fuites vers la
grille, nous avons pu extraire correctement les paramtres lectriques de trois gnrations de
transistors MOS pointant ainsi les amliorations et les problmes de ces dispositifs.
Nanmoins certains points restent claircir, notamment en ce qui concerne la longueur de
grille effective et la mobilit bas champ, il faudrait pouvoir extraire ces deux paramtres
indpendamment lun de lautre. Cest ce que nous nous attacherons faire au chapitre
suivant. Pour lheure, passons aux deux autres architectures de transistors MOS que nous
avons tudi.
II.3 : Transistors ultracourts nMOS Si:C

Pour les transistors nMOS, llment trs majoritairement utilis pour doper le substrat
est le Bore (B). Un des problmes lis lutilisation de cet lment est sa faible masse qui
provoque une forte diffusion de atomes aprs leur implantation. Ainsi, le profil de dopage en
profondeur devient non-rtrograde. Or les effets de canaux courts, notamment sur la tension
de seuil, seraient nettement diminus sil lon pouvait avoir un profil rtrograde. De rcents
travaux [Alieu 98, Ngau2001] ont t mens pour rsoudre ce problme et la principale
solution trouve est davoir en faible profondeur dans le substrat une couche enterre de
Silicium laquelle on a incorpor du Carbone et o les atomes de Carbone seraient placs en
sites substitutionnels des atomes de Silicium afin de bloquer la diffusion des atomes de Bore
implants pour doper le substrat. Ainsi grce une couche enterre Si:C nous pourrions
garantir une baisse des effets de canaux courts notamment une meilleure tenue de la tension
de seuil aux faibles longueurs de grille tout en vitant de devoir doper fortement le canal. Or
un dopage moins important signifie une meilleure mobilit donc un meilleur transport. De
plus cette couche limiterait la remonte datomes de Bore aprs limplantation des poches
(initialement sous cette couche Si:C) qui dgradent elles aussi la mobilit. De plus, la couche
de Si:C tant mise en tension on pourrait sattendre que la mobilit des lectrons sen trouve
amliore (voir Annexe C). Cette solution serait une alternative au fort dopage canal et aux
poches de surdopage trs doses et fortement implantes, amliorant le transport tout en
gardant un bon contrle des effets de canaux courts.
Au dpart lutilisation de Carbone pour bloquer la diffusion du Bore a t imagine pour
les bases htrojonction Silicium-Germanium de transistors bipolaires [Rcker 99] puis a
t tendue aux nMOSFETs [Ellis-Monaghan 2001]. Cette architecture a t rcemment
dveloppe par le CEA-Leti [Ernst2002] avec une avance technologique qui est lpitaxie
de la couche Si:C qui permet de mieux placer les atomes de Carbone en sites substitutionnels
quavec une simple implantation [Ellis-Monaghan 2001]. Une collaboration a t mene avec
le CEA-Leti pour tudier le transport lectrique canaux courts dans ce type de dispositifs en
fonction de leurs diffrents paramtres technologiques (pourcentage de Carbone, profondeur
et paisseur de la couche enterre Si:C etc). Ce paragraphe est donc une prsentation des
principaux rsultats obtenus sur ces dispositifs via lextraction de paramtres base sur des
mesures courant tension en utilisant la mthode Fonction Y .

Nous avons eu notre disposition successivement deux lots de transistors nMOS Si:C
que lon nommera par la suite A et B. Pour chaque lot, nous avons choisi une srie de plaques
avec plusieurs variantes technologiques afin de tester linfluence de quelques paramtres
113
technologiques sur la variation des paramtres lectriques clefs avec la miniaturisation des
dispositifs. Le lot A fut le tout premier lot sorti avec cette technologie au CEA, et le lot B a
t lanc pour tudier principalement les forts pourcentages de Carbone.
II.3.1 a) : Description des transistors du lot A
La couche non dope de Si:C a t obtenue par RPCVD (Reduce Pressure Chemical
Vapor Deposition) [Hartmann 2002]. Ltape dpitaxie a t introduite dans un procd
standard CMOS aprs lisolation, la ralisation du caisson N et limplantation dajustement de
la tension de seuil. La structure finale est reprsente sur la figure 56.
Si cap
Si:C channel
Boron implants
Si buffer
VT adjust
VT adjust
VT adjust
N well
Isolation +
Pre-implants
N well
Channel stack
Deposit
N well
Standard MOS
process
Figure 56 : Etapes technologiques pour le canal dun transistor nMOS Si:C [Ernst 2002].
Lempilement des couches pitaxies de ce type de transistor est compos de trois

couches non-dopes (voir figure 56) :
Une couche tampon Silicium (Si buffer) ncessaire afin de garantir une bonne
pitaxie de la couche Si:C.
Une couche Silicium avec du Carbone implant (Si:C) de 3nm 10nm
dpaisseur avec une pourcentage de Carbone de 0,6% ou 1%.
Une couche dencapsulation Silicium (Si cap) de 3nm 7nm dpaisseur afin de
garantir une croissance de loxyde de grille (SiO2) de haute qualit de 2nm
dpaisseur. Cette couche se rduit denviron 1nm aprs oxydation.
Lpaisseur totale des trois couches reste toujours la mme quelque soit la plaque, c'est-dire 23nm. Une valeur faible de rugosit de surface a t mesure par AFM 0,90,1 pour
toutes les plaques. La stabilit de la couche Si:C aux diffrentes tapes de recuit lors du
procd CMOS a t vrifi par XRD. Les dispositifs courts (jusqu 50nm) avec des
espaceurs de 25nm ont t raliss grce une lithographie hybride DUV et e-beam pour ce
qui est de la dfinition de la grille. Les poches de surdopage ont t optimises pour rduire
les effets de canaux courts. Grce des mesures SIMS sur le profil de Bore faites la fin du
procd CMOS, il a t mesur que lajout de la couche Si:C permet de supprimer leffet
OED (oxidation-enhanced diffusion) conformment ce quon lon attendait [Ban 97]. De
mme, seule une trs faible concentration de Bore a t mesure linterface Si/SiO2.
Pour information, les figures reprsentant les mesures voques ci-dessus sont
disponibles dans la rfrence [Ernst2002].
114
Si-poly
2 nm
SiO2
2 nm
Si
7 nm
Si:C 1,4%
Figure 57 : Photo TEM pour un transistor nMOS Si:C ultracourt du lot B (a) et zoom en haute
rsolution sur le canal du transistor (b) [Ernst 2003].
La figure 57 a) montre une photo TEM dun transistor nMOS Si:C du lot B mais
comme les deux technologies sont proches, cette photo peut aussi illustrer les transistors du
lot A. Sur le zoom sur le canal (voir figure 57 b)) nous apercevons les couches pitaxies Si:C
et Si cap ainsi que loxyde de grille montrant une bonne sgrgation et une bonne qualit de
ces diffrentes couches.
II.3.1 b) : Description des transistors du lot B
Le lot B utilise le mme procd que le lot A dcrit au paragraphe prcdent (voir
II.3.1 a)) avec toutefois quelques amliorations et avances technologiques [Ernst 2003] :
Lpaisseur de loxyde de grille a t rduite 15.
Le pourcentage maximal de Carbone passe 1,4%, en fait il y a trois valeurs
possibles de pourcentage de Carbone : 0,3%, 1,1% et 1,4%
La temprature de croissance de la couche Si:C est rduite passant de 600C
550C afin de diminuer le pourcentage datomes de Carbone se plaant en site
interstitiel.
Lpaisseur totale des couches pitaxies a t rduite 20nm.
Lpaisseur de la couche dencapsulation peut avoir trois valeurs : 2nm, 3nm et
7nm, ce qui donne aprs oxydation des paisseurs de : 1nm, 2nm et 6nm
Le fait de vouloir diminuer la quantit datomes de carbone en site interstitiel est motiv
par le fait que ces atomes dgradent le transport lectrique en migrant dans la couche
dencapsulation o se trouve le canal, ceci via des interactions coulombiennes avec les
lectrons mais aussi en formant des conglomrats ou bien encore en diffusant vers loxyde de
grille, ce qui a pour consquence la dgradation de linterface Si/SiO2 donc plus de pigeage
pour les lectrons du canal.
En comparant avec le lot A, on se rend bien compte que le lot B est l pour tudier les
avantages et inconvnients dun fort pourcentage de Carbone.
II.3.1 c) : Rcapitulatif
Deux lots de technologie similaire A et B ont t notre disposition. Le lot
B reprsente une avance par rapport au lot A sur certains points clefs technologiques.
Ltude a t mene principalement sur des transistors en batterie grille et source commune
de largeurs de grille 10m et dont les longueurs de grille physiques (mesures par TEM) sont
donnes dans le tableau ci-dessous.
115

Lots A et B
batterie
isols
0,04
0,045
0,05
0,055
0,06
0,075
0,105
0,1
0,15
0,175
0,05
0,25
0,075
0,5
0,1
1
10
communes des deux lots A et B .
Remarquons sur le tableau 10 que le transistor le plus court une longueur de grille de
40nm or les deux lots ont t optimiss pour une longueur de grille de 50nm. C'est--dire que
la dcision a t prise dessayer de pousser un peu plus loin la rduction de la longueur de
grille en sachant que le but atteindre restait 50nm. Or la suite de ce paragraphe montrera que
en gnral les deux transistors plus courts (L=45nm et 40nm) prsentent de bonnes
caractristiques ce qui est une bonne surprise (voir figure 58). Donc nous inclurons ces
transistors dans notre tude.
donnes aussi dans le tableau 10. Pour les transistors isols, le jeu de longueurs de grille est
plus restreint. Par la suite nous appellerons ces valeurs de longueurs de grille physiques tout
dextraction.
pour ltude du lot le plus ancien (lot A). Bien sr, une comparaison sera faite la suite entre
les deux gnrations de transistors.

Nous prsenterons dans ce paragraphe les principaux rsultats des extractions de
paramtres faites sur les deux lots de transistors nMOS Si:C utilisant la mthode Fonction Y
classique ainsi que certaines amliorations de cette mthode prsentes pour les dispositifs
CMOS ultracourts et oxyde ultrafin au dbut de ce chapitre (voir II.2.2).
II.3.2 a) : Principaux rsultats sur le lot A [Romanjek 2003a]
Nous avons utilis un jeu de plaques dont les caractristiques sont listes ci-dessous :
Si:C
Si buffer
Si cap
n1
sans pitaxie
10nm
10nm
0%
3nm
n2
avec pitaxie
10nm
10nm
0%
3nm
avec pitaxie
17nm
3nm
1%
3nm
n3
n4
avec pitaxie
10nm
10nm
1%
3nm
n5
avec pitaxie
10nm
10nm
0,60%
3nm
n6
avec pitaxie
14nm
6nm
1%
3nm
Tableau 11 : Valeurs des paramtres technologiques pour les plaques choisies du lot A.
116
Avec le jeu de plaques list dans le tableau 11, nous pouvons tudier sparment
limpact de plusieurs paramtres des transistors nMOS Si:C sur le transport lectrique dans les
canaux courts. Prcisons que toutes les plaques utilises ont des poches de surdopage
implantes prs de la source et du drain sous la couche Si:C.
Tout dabord, pour ce qui est des caractristiques Id-Vg des batteries de transistors
grille et source communes mesures sur les diffrentes plaques, nous avons dcid de les
mettre dans lannexe A et de ne montrer ici que le rsultat pour deux plaques significatives.
Une remarque doit tre faite au pralable, nous avons dcid dappliquer la mthode de
correction du courant de drain des fuites vers la grille bien quavec un oxyde de grille de
2,2nm pour ces dispositifs le courant de grille soit plusieurs dcades en dessous des courants
de drains de nos dispositifs. Pour ces dispositifs la correction est vraiment mineure mais il
nous a sembl que par souci de cohrence il nous fallait la faire quand mme.
4
1.4 .10 -4
1,4.10
4
1.24 10
Si rfrence avec pitaxie
-4 4
1 .10
1.10
-3 3
1 .10
1.10
3
10
L=40nm
-5 5
1 .10
1.10
L=1m
-6 6
1 .10
1.10
1.10
-7
Id10 1 .10
-8 8
1 .10
1.10
-9 9
1 .10
1.10
10
-10
1 .10
1.10
11
-11
11
1.10
1 .10
10
0.4
0.5
- 0,4
0.2
- 0,2
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
1.2
1,2
-44
1.2 .10
1,2.10
5
8 .10 -5
8.10
Id10
5
6 .10 -5
6.10
5
4 .10 -5
4.10
-55
2.10
2 .10
L=1m
10
1.3
11
10
1.101 .-4
10
1.101 .-5
10
1.101 .-6
10
Is10 1 .-7
1.10
10
1.101 .-8
10
1.101 .-9
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
1.2
1,2
1.3
4
1.2 .10 -4
1,2.10
4
L=40nm
L=1m
-101 0
1 .10
1.10
11
0.5
0.2
- 0,2
1.126 10
Si:C 17nm/3nm 1%/3nm
11
10 1 .10-11
1.10
- 0,4
0.4
0.5

1 .-3
10
1.10
3
10
L=40nm
4
1 .10 -4
1.10
4
1 .10 -4
1.10
L=40nm
5
8 .10 -5
8.10
5
6 .10 -5
6.10
Is10
5
4 .10 -5
4.10
5
2 .10 -5
2.10
L=1m
11
0.4
- 0,4
0.2
- 0,2
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
10
1.2
1,2
1.3
0.5
0.4
- 0,4
0.2
- 0,2
00
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
11
1.2
1,2
1.3
Figure 58 : Courant de drain en fonction de la longueur de grille Vd=10mV en chelle logarithmique et

linaire pour les batteries source et grille communes des transistors nMOS Si:C du lot A pour la plaque
rfrence avec pitaxie ((a) et (b)) et la plaque Si:C 17nm/3nm 1%/3nm ((c) et (d)).
Sur la figure 58, nous avons choisi de reprsenter les caractristiques Id-Vg dune plaque
rfrence Silicium, mais avec pitaxie pour tre dans les mmes conditions que les plaques
Si:C, et une des plaques Si:C avec un cap de 3nm, une couche Si:C de 3nm 1% de Carbone
et une couche tampon de 17nm. Pour ce qui est de la plaque rfrence, nous notons de bonnes
caractristiques jusquaux plus faibles longueurs de grille avec toutefois une augmentation du
dcalage en tension de seuil et une lgre dtrioration de la pente sous les seuil. Pour ce qui
est des transistors Si:C, partir de 6nm dpaisseur pour la couche Si:C apparat un courant de
fuite constant sous le seuil des valeurs de quelques diximes de microampres (voir Annexe
A). Cette fuite est due la non slectivit de lpitaxie de la couche Si:C qui cre un contact
lectrique latral direct entre la source et le drain. Bien sur, cette fuite est trs gnante pour le
courant Ioff mais pour nous qui tudions les effets de canaux courts sur le transport en forte
inversion, cela ne nous gne pas lors de lextraction des paramtres (hormis la pente sous le
117
seuil et le DIBL). Remarquons tout de mme que les transistors Si:C avec seulement 3nm
dpaisseur de couche Si:C ne prsentent pas cette fuite source drain (voir figure 58 c) et
d)). Donc on peut sattendre pour cette plaque des caractristiques lectriques proches de la
plaque de rfrence avec pitaxie.
Commenons par ltude de la tension de seuil. Or cest justement leffet de la couche
Si:C sur ce paramtre qui est la premire motivation de la fabrication de ces dispositifs. Donc
nous tudierons en dtail les rsultats sur ce paramtre.
150
100
50
0
-50
Si sans pitaxie
-100
Si avec pitaxie
Si:C 17nm/3nm 1%
-150
Si:C 10nm/10nm 1%
Si:C 10nm/10nm 0,6%
-200
-250
0,01
Si:C 14nm/6nm 1%
0,1

long (L=1m) pour une batterie source et grille communes de transistors nMOS Si:C du lot A pour les
plaques prsentes dans le tableau 13.
Pour tudier la tenue de la tension de seuil aux effets de canaux courts de nos
dispositifs, nous avons dcid de reprsenter le dcalage en tension de seuil de chaque
transistor par rapport au transistor le plus long (L=1m). Pour information, les valeurs des
tensions de seuil des transistors de 1m de longueur de grille pour les diffrentes plaques sont
listes dans le tableau 12 ci-dessous :
V t (L=1m) en V
Si sans pitaxie
0,679
Si avec pitaxie
0,528
Si:C 10nm/3nm 1%
0,505
Si:C 10nm/10nm 1%
0,453
Si:C 10nm/10nm 0,6%
0,539
Si:C 10nm/6nm 1%
0,478
Tableau 12 : Valeurs de la tension de seuil pour le transistor de 1m de longueur de grille pour les
plaques choisies du lot A.
Remarquons que pour la figure 59 et pour le tableau 12 nous avons choisi de nommer
les plaques en fonction de leurs caractristiques technologiques listes dans le tableau 11 mis
part la taille de la couche de Silicium dencapsulation qui est de 3nm pour toutes les
plaques. Nous avons ainsi deux plaques rfrences en Silicium qui diffrent par la ralisation
ou non dune couche pitaxie de Silicium de 23nm dpaisseur ; de mme nous avons quatre
plaques Si:C avec un jeu de trois paisseurs de couches Si:C et de deux pourcentages de
Carbone dans cette couche.
Passons maintenant au commentaire de la Figure 59. Nous remarquons que les deux
plaques de rfrence prsentent un fort effet de canal court aux faibles longueurs de grille
alors que toutes les plaques Si:C ( lexception notable de la plaque avec 3nm dpaisseur de
couche Si:C) prsentent une trs bonne tenue de la tension de seuil avec la rduction de la
longueur de grille, prsentant mme un lger RSCE. Afin de rendre plus lisible les rsultats,
sparons les courbes des transistors de rfrence de celles des transistors Si:C.
118
100
50
0
-50
-100
Si sans pitaxie
Si avec pitaxie
-150
-200
-250
0,01
0,1
150
100
50
0
Si:C 17nm/3nm 1%
Si:C 10nm/10nm 1%
-50
Si:C 10nm/10nm 0,6%

Si:C 14nm/6nm 1%
-100
0,01
0,1
plaques de rfrence (a) et les plaques Si:C (b).
Pour ce qui est des plaques rfrences Silicium, la figure 60 a) nous apprend que
lpitaxie amne une meilleure tenue de la tension de seuil avec la rduction de longueur de
grille due probablement au plus faible dopage canal. La figure 60 a) nous apprend aussi que
dans les deux cas un RSCE est observ aux longueurs de grille moyennes d la prsence de
poches de surdopage. Ltude prcise de ces poches et notamment leur impact sur la tension
de seuil sera mene au paragraphe suivant (voir II.3.2 b)). Pour linstant gardons en tte que
les poches de surdopage entranent un RSCE assez important.
Pour ce qui est des plaques Si:C, si on compare les trois courbes 1% de Carbone avec
des paisseurs de couche Si:C variables (voir figure 60 b)), nous en dduisons quune
paisseur de 3nm nest pas suffisante pour liminer la baisse de tension de seuil aux faibles
longueurs de grille. Par contre, les courbes avec 6nm et 10nm comme paisseur de grille sont
quasiment confondues, ce qui signifie que 6nm est une paisseur suffisante pour liminer la
baisse de tension de seuil aux faibles longueurs de grille. Ensuite, si on compare les deux
courbes de mme paisseur de couche Si:C (10nm) avec deux pourcentages diffrents de
Carbone (voir figure 60 b)), nous remarquons que 0,6% de Carbone est suffisant pour bien
liminer la baisse de tension de seuil aux faibles longueurs de grille mme si pour 1% de
Carbone cette limitation est une peu plus prononce.
En conclusion nous pouvons dire qu partir de 6nm dpaisseur de couche Si:C avec
0,6% de Carbone, la baisse de tension de seuil aux faibles longueurs de grille du au partage de
charge (Charge Sharing) a t limine. Donc, la principale motivation de ralisation de ce
type de transistors a t pleinement satisfaite.
Poursuivons maintenant ltude de ce lot pour les autres paramtres que nous avons
extrait. Commenons par la longueur de grille effective.
L (nm)
Si sans pitaxie
Si avec pitaxie
Si:C 10nm/3nm 1%
Si:C 10nm/10nm 1%
Si:C 10nm/10nm 0,6%
Si:C 10nm/6nm 1%
19,3
45,1
21,2
78,1
151,9
88,9
119

Si rfrence
Si:C
L
sans pitaxie avec pitaxie 10nm/3nm 1% 10nm/10nm 1% 10nm/10nm 0,6% 10nm/6nm 1%
0,112
0,139
0,128
0,04
0,051
0,071
0,068
0,045
0,058
0,077
0,068
0,119
0,139
0,128
0,05
0,048
0,074
0,066
0,099
0,143
0,107
0,055
0,063
0,082
0,066
0,107
0,161
0,129
0,07
0,086
0,075
0,121
0,152
0,133
0,06
0,181
0,136
0,075
0,09
0,109
0,091
0,136
0,1
0,127
0,146
0,118
0,175
0,237
0,171
0,15
0,15
0,204
0,175
0,23
0,34
0,242
0,175
0,224
0,239
0,168
0,21
0,352
0,273
0,329
0,304
0,343
0,45
0,257
0,25
0,32
0,5
0,446
0,494
0,465
0,449
0,571
0,472
1
1
1
1
1
1
1
Tableau 13 : Valeurs du dcalage de longueur de grille considr constant et des longueurs de grille
laisses libres pour une batterie source et grille communes de transistors nMOS Si:C du lot A pour les
Sur le tableau 13 sont prsents les rsultats des deux mthodes dextraction de la
longueur de grille effective prsentes au paragraphe I.6.2 d) sur les transistors du lot A.
Commenons par les rsultats de la mthode avec un dcalage constant (voir tableau 13). Tout
dabord, quelque soit la plaque le dcalage est positif, cela veut dire que la longueur effective
serait suprieure la longueur de grille physique ce qui est possible tant que ce dcalage reste
raisonnable. Or au vu des valeurs obtenues notamment sur les plaques Si:C, ce dcalage
semble beaucoup trop grand pour tre physiquement acceptable. La mme constatation est
faite avec les rsultats de la mthode laissant libre le dcalage. Par exemple, avec cette
dernire mthode, nous trouvons pour la plaque Si:C 10nm/10nm 1% une longueur de grille
effective de 112nm pour le transistor le plus court cens avoir une longueur physique de
40nm. Cette diffrence est lvidence trop grande compte tenu du type de lithographie
employe (hybride DUV et e-beam).
Ainsi, comme au paragraphe consacr aux transistors ultracourts et oxyde ultrafin
(voir II.2.3), nous venons douter de linvariance de la mobilit bas champ avec la
rduction de la longueur de grille. Appliquons donc la mthode dcrite au paragraphe II.2.3 a)
qui consiste poser Leff=L et ainsi mesurer la mobilit bas champ pour chaque transistor.
700
Si sans pitaxie
600
Si avec pitaxie
500
Si:C 10nm/10nm 1%
400
Si:C 17nm/3nm 1%
Si:C 10nm/10nm 0,6%
Si:C 14nm/6nm 1%
300
200
100
0
0,01
0,1

communes de transistors nMOS Si:C du lot A pour les plaques prsentes dans le tableau 11.
Les valeurs trouves par cette mthode sont prsentes sur la figure 61. Un rsultat
surprenant est la variation importante selon les plaques de la mobilit bas champ du
transistor long (L=1m). De plus, une dgradation plus ou moins forte avec la longueur de
120
grille est constate sur la mobilit bas champ selon les plaques rendant difficile
linterprtation de la figure 59. Afin de simplifier les choses, nous avons dcider de regarder
dune part les valeurs des mobilits bas champ pour le transistor long afin dtudier limpact
des diffrentes technologies sur la mobilit bas champ ; et dautre la variation de la mobilit
bas champ par rapport au transistor long pour regarder uniquement limpact de la rduction
de la longueur de grille.
2
-1 -1
0 (L=1m) en cm V s
Si sans pitaxie
345,6
Si avec pitaxie
422,3
Si:C 10nm/3nm 1%
276,9
Si:C 10nm/10nm 1%
382,0
Si:C 10nm/10nm 0,6%
585,6
Si:C 10nm/6nm 1%
600,3
Tableau 14 : Valeurs de la mobilit bas champ pour le transistor de 1m de longueur de grille pour les
plaques choisies du lot A.
Sur le tableau 14, nous apercevons que lpitaxie a permis damliorer la mobilit bas
champ pour le transistor long des plaques de rfrence. Si on regarde les plaques Si:C 1% de
Carbone, il est assez difficile dinterprter les rsultats concernant limpact de lpaisseur de
la couche Si:C sur la mobilit bas champ. En effet, une paisseur de 3nm entrane une baisse
de la mobilit bas champ alors quune paisseur de 6nm donne un gain important en
mobilit bas champ qui nexiste plus si lon passe 10nm dpaisseur. Cela sous-entend
quil y a une paisseur optimale permettant davoir le meilleur gain en mobilit. Par contre si
on compare les courbes avec 10nm dpaisseur de couche Si:C, on se rend compte quon
gagne beaucoup en mobilit en baissant le pourcentage de Carbone de 1% 0,6%. Un fort
pourcentage de Carbone nuirait donc la mobilit bas champ.
Ces rsultats ne sont pas trs simples interprter surtout quil y a peu de littrature
concernant le transport lectrique avec cet empilement de couches. Nous savons quune partie
des atomes de Carbone se placent en site interstitiel au lieu dtre en site substitutionnel. Or
ces atomes sont mobiles et par exemple peuvent migrer vers loxyde de grille, le dgrader ce
qui aura pour effet de crer des dfauts qui peuvent nuire la mobilit bas champ. De plus,
ces atomes peuvent former des conglomrats dans la couche dencapsulation o se trouve le
canal ajoutant ainsi une source de plus de dgradation de la mobilit bas champ. Nous nous
attendions ce que ce type de dfauts gnent la mobilit bas champ mais il est tout de mme
assez surprenant que pour certaines plaques Si:C, la mobilit bas champ devienne mme
lgrement infrieure celle des plaques rfrence en silicium. Ltude de ce type de dfauts
et de leur impact sur le transport nanmoins t tudi et les rfrences [Ducroquet 2004a]
et [Weber2004a], venant dquipes du CEA-Leti, montrent nombre de rsultats mais sur des
lots plus avancs dont le lot B de cette tude. La migration des atomes en site interstitiel y est
tudie et notamment la dgradation de loxyde de grille qui en rsulte via des mesures de
densit dtats dinterface.
Passons maintenant aux effets de canaux courts sur la mobilit bas champ.
121
1,2
1
0,8
0,6
0,4
Si:C 17nm/3nm 1%
Si:C 10nm/10nm 1%
0,2
Si sans pitaxie
Si:C 10nm/10nm 0,6%
Si avec pitaxie
Si:C 14nm/6nm 1%
0
0,01
0,1

Figure
transistor long (L=1m) pour une batterie source et grille communes de transistors nMOS Si:C du lot
A pour les plaques prsentes dans le tableau 11.
1,2
La figure 62 nous apprends que mis part la plaque Si:C de 3nm dpaisseur de couche
Si:C, toutes les plaques Si:C prsentent une forte diminution de la mobilit bas champ
lorsquon rduit la longueur de grille. Afin de rendre plus lisible les rsultats, sparons les
courbes des transistors de rfrence de celles des transistors Si:C.
1
0,8
0,6
Si sans pitaxie
0,4
Si avec pitaxie
0,2
0
0,01
0,1
1,2
1
0,8
0,6
0,4
Si:C 17nm/3nm 1%
Si:C 10nm/10nm 1%
0,2
Si:C 10nm/10nm 0,6%

Si:C 14nm/6nm 1%
0
0,01
0,1
Figure 63 : Valeur de la mobilit bas champ en fonction de la longueur de grille par rapport au transistor
plaques de rfrence (a) et les plaques Si:C (b).
Pour ce qui est des transistors de rfrence la figure 63 a) nous apprend que lpitaxie
entrane une baisse lgrement plus importante de la mobilit bas champ pour les faibles
longueurs de grille. La baisse constate pour les transistors rfrence des deux plaques est due
aux poches de surdopage implantes prs de la source et du drain comme nous le verrons au
paragraphe suivant (voir II.3.2 b)). Pour linstant gardons en tte que les poches de
surdopage entranent une baisse de lordre de 20 30% de la mobilit bas champ pour les
transistors sub-0,1m par rapport au transistor long (L=1m). Pour ce qui est des transistors
Si:C (voir figure 63 b)), la baisse est nettement plus importante, elle atteint environ 60%
70%, mis part pour la plaque Si:C de 3nm dpaisseur de couche Si:C qui donne un rsultat
similaire aux transistors de rfrence. Les courbes 1% de Carbone avec 6nm et 10nm
dpaisseur de couche Si:C sont quasiment confondues, ce qui signifie que dj avec 6nm
dpaisseur nous avons une aggravation de la baisse de mobilit bas champ. Si on compare
les courbes avec 10nm dpaisseur de couche Si:C, nous nous apercevons que la baisse est
plus importante avec un pourcentage plus faible de Carbone (0,6% au lieu de 1%). Il nest pas
122
vident den donner la raison physique, une plus forte interaction avec les poches de
surdopage peut tre avance comme explication de ce rsultat mais sans garantie.
Au final, nous pouvons tout de mme affirmer que lutilisation de transistors avec une
couche Si:C entrane un excs de dgradation de mobilit bas champ lorsquon rduit la
longueur de grille par rapport au transistors de rfrence en Silicium. Donc, il faut arriver un
compromis entre mobilit et tenue en tension de seuil en optimisant les paramtres
technologiques des transistors Si:C (% de C, paisseur de couche Si:C etc).
Passons aux valeurs extraites pour la rsistance srie source-drain :
R sd (.m)
Si sans pitaxie
679,0
566,6
Si avec pitaxie
Si:C 10nm/3nm 1%
583,0
Si:C 10nm/10nm 1%
364,6
Si:C 10nm/10nm 0,6%
441,7
Si:C 10nm/6nm 1%
394,1
Tableau 15: Rsistance srie source drain pour une batterie source et grille communes de transistors
nMOS Si:C du lot A pour les plaques prsentes dans le tableau 13.
Sur la tableau 15, nous nous apercevons que mis part pour la plaque Si:C de 3nm
dpaisseur de couche Si:C qui donne un rsultat similaire aux transistors de rfrence,
lutilisation de transistors Si:C permet une baisse significative de la rsistance srie source
drain. De plus, en regardant les valeurs pour les transistors 1% de Carbone, nous pouvons
affirmer que plus la couche de Si:C est paisse, plus la valeur de la rsistance srie source
drain est baisse. De mme, en regardant les courbes avec 10nm dpaisseur de couche Si:C,
nous nous apercevons que la baisse est plus importante avec un pourcentage plus fort de
Carbone (1% au lieu de 0,6%). Ceci est une bonne nouvelle pour la mobilit effective en forte
inversion, donc pour le courant de drain en forte inversion. Une explication possible de cette
amlioration serait une diffrence de solubilit limite de lArsenic des zones HDD source et
drain lorsquon a une couche Si:C car les zones HDD sont implantes aprs lpitaxie de cette
couche Si:C.
L
0,04
0,045
0,05
0,055
0,06
0,075
0,1
0,15
0,175
0,25
0,5
1
Si rfrence
Si:C
sans pitaxie avec pitaxie 10nm/3nm 1% 10nm/10nm 1% 10nm/10nm 0,6% 10nm/6nm 1%
2,66
1,81
2,53
2,62
4,98
3,72
4,39
3,47
2,66
1,76
2,53
2,62
5,17
3,54
2,75
2,22
2,39
2,79
3,93
3,17
2,68
2,07
2,14
2,48
3,77
3,23
2,48
1,89
2,13
2,26
2,79
2,57
2,03
1,73
1,85
2,08
1,75
1,93
1,88
1,54
1,39
1,56
1,42
1,17
1,27
1,67
1,51
2,12
1,68
1,53
1,42
1,23
1,23
1,46
0,96
0,95
0,74
1,07
1,17
1,25
1,19
1,17
0,84
0,83
0,55
1,02
0,68
0,39
0,80
0,93
0,94
0,56
Tableau 16 : Premier facteur dattnuation de mobilit (/V) pour une batterie source et grille communes
de transistors nMOS Si:C du lot A pour les plaques prsentes dans le tableau 13.
Pour ce qui est des facteurs dattnuation de mobilit, le tableau 16 montre bien que
pour les transistors ultra courts, comme leur mobilit bas champ se rejoignent pour toutes
les plaques (voir figure 61), le premier facteur dattnuation de mobilit sera command
principalement par la rsistance srie source-drain. Nous retrouvons donc les mmes
conclusions que prcdemment si on prend en compte les transistors les plus courts, c'est-dire que les transistors Si:C sont meilleurs que les transistors de rfrence.
123

-2
2 moyen (V )
Si sans pitaxie
0,109
Si avec pitaxie
0,063
Si:C 10nm/3nm 1%
0,108
Si:C 10nm/10nm 1%
0,157
Si:C 10nm/10nm 0,6%
0,093
Si:C 10nm/6nm 1%
0,157
Tableau 17: Valeur moyenne du second facteur dattnuation de mobilit pour une batterie source et
grille communes de transistors nMOS Si:C du lot A pour les plaques prsentes dans le tableau 13.
Pour ce qui est du second facteur dattnuation de mobilit, le tableau 17 montre que
pour les plaques de rfrence, lpitaxie permet une baisse significative de la rugosit de
surface. Par contre, les transistors Si:C ont une rugosit de surface plus forte. Si on compare
les valeurs des plaques 1% de Carbone, on peut deviner une tendance laugmentation de
cette rugosit avec lpaisseur de la couche Si:C, et si on compare les valeurs des plaques de
10nm dpaisseur de couche Si:C on remarque une augmentation de la rugosit avec le
pourcentage de Carbone. Ceci peut sexpliquer par laugmentation datomes de Carbone en
sites substitutionnels avec la taille de la couche de Si:C et bien sr avec le pourcentage de
Carbone qui en migrant viennent crer des dfauts dans loxyde de grille.
Rsumons ce que nos mesures nous ont appris sur le lot A :
Les transistors nMOS Si:C prsentent une trs bonne tenue aux effets de canaux
courts notamment en ce qui concerne la tension de seuil comparativement aux
transistors de rfrence. Nous pouvons dire qu partir de 6nm dpaisseur de
couche Si:C avec 0,6% de Carbone, la baisse de tension de seuil aux faibles
longueurs de grille du au partage de charge a t limine. Donc, la principale
motivation de ralisation de ce type de transistors a t pleinement satisfaite.
Mais lors de la ralisation de la couche Si:C des dfauts sont souponns dtre
gnrs induisant une aggravation de la baisse de la mobilit bas champ mme
pour les transistors longs, de plus une plus forte dgradation de la mobilit bas
champ quand on rduit la longueur de grille est constate par rapport aux
transistors de rfrence.
Une baisse de la rsistance source drain a t mesure pour les transistors Si:C
comparativement aux transistors de rfrence. Mais une augmentation de la
rugosit de surface a t aussi mesure pour les transistors Si:C
comparativement aux transistors de rfrence probablement due une migration
vers loxyde de grille datomes de Carbone en site substitutionnel.
Une remarque simpose ici : comme tous les transistors ont des poches de surdopage,
nous ne pouvons pas sparer les effets uniquement dus la couche de Si:C de ceux dus aux
poches. Nous avons supposer que comme les transistors de rfrence avaient les mmes
poches, les diffrences de comportement des transistors Si:C par rapport ceux-ci taient dus
uniquement la prsence de la couche Si:C. Nanmoins il serait utile de pouvoir regarder en
dtail leffet des poches seul sur les paramtres extraits. Or il se trouve que sur ce lot, trois
plaques ont leurs quivalents sans poches de surdopage implantes. De plus nous disposons
dune mthode pour teindre artificiellement les poches de surdopage en polarisant en inverse
le substrat. Voil pourquoi nous avons dcid de consacrer un paragraphe part sur leffet des
poches de surdopage sur les paramtres lectriques des transistors.
II.3.2 b) : Effets des poches de surdopage.
Dans ce paragraphe, nous nous attacherons caractriser limpact de limplantation de
poches de surdopage sur les paramtres lectriques clefs et leur tenue face la rduction de la
124
longueur de grille des MOSFETs. Pour cela nous avons dans ce lot A trois plaques ayant leur
quivalent sans poches de surdopage qui sont :
La plaque Silicium rfrence sans pitaxie
La plaque Silicium rfrence avec pitaxie
La plaque Si:C avec une couche de 10nm de Si:C 1% de Carbone
Lidal aurait t davoir les plaques quivalentes pour tout le jeu de plaques du lot A
mais avec juste ces trois plaques nous pouvons tout de mme regarder sparment limpact
des poches et celui de la couche de Si:C.
Commenons par la tension de seuil.
Sans poches de surdopage
100
0
-100
-200
Si sans pitaxie
-300
Si avec pitaxie
Si:C 17nm/10nm 1%
-400
0,01
0,1
Avec poches de surdopage
100
0
-100
-200
Si sans pitaxie
-300
Si avec pitaxie
Si:C 17nm/10nm 1%
-400
0,01
0,1
long (L=1m) pour une batterie source et grille communes de transistors nMOS Si:C des trois plaques
sans poches (a) et avec poches (b).
100
50
La figure 64 montre la variation de la tension de seuil pour les trois plaques et leurs
jumelles sans poches. En comparant les figures 64 a) et 64 b) nous constatons une aggravation
de la chute de la tension de seuil avec la diminution de la longueur de grille lorsque lon na
pas implant de poches de surdopage. Mais les mmes conclusions quau paragraphe
prcdent (voir II.3.2 a)) peuvent tre dites en regardant les transistors sans poches de
surdopage (voir la figure 64 a)). Cest dire que lpitaxie amne un lger mieux au contrle
de la tension de seuil et surtout la plaque Si:C a nettement une meilleure tenue aux effets de
canaux courts que les plaques de rfrence bien que lon remarque une lgre baisse de la
tension de seuil pour les transistor Si:C sub-0,1m. Or cest justement cette proprit qui tait
recherche pour ce type de dispositifs. Pour mieux voir limpact des poches, regardons plaque
par plaque.
Si sans pitaxie
0
-50
-100
-150
-200
Avec poches
-250
Sans poches
-300
-350
-400
0,01
0,1
100
50
Si avec pitaxie
0
-50
-100
-150
Avec poches
Sans poches
-200
-250
-300
0,01
0,1
125
150
Si:C 10nm/10nm 1%
100
50
0
-50
Avec poches
Sans poches
-100
-150
0,01
0,1
long (L=1m) pour une batterie source et grille communes de transistors nMOS Si:C pour la plaque Si
sans pitaxie (a), Si avec pitaxie (b) et Si:C 10nm/10nm 1% (c).
200
Sur la figure 65, apparat clairement que pour les trois plaques les poches ont un effet
bnfique sur le contrle de la tension de seuil aux plus faibles longueurs de grille. Pour la
plaque Si:C nous remarquons quune importante partie du RSCE que nous avions
prcdemment remarqu est due aux poches mais que la couche Si:C seule permet tout de
mme de garantir une trs bonne tenue de la tension de seuil au moins jusqu 100nm de
longueur de grille.
Afin de tester notre mthode dextinction artificielle des poches, polarisons en inverse
les transistors avec et sans poches des trois plaques.
Si sans pitaxie
100
0
-100
-200
-300
Vsub : 0 -3V
-400
Vsub : 0 -3V
-500
Avec poches
-600
-700
0,01
Sans poches
0,1
0
-100
-200
Vsub : 0 -3V
Vsub : 0 -3V
-300
-400
-500
Avec poches
-600
Sans poches
0,1
Si:C 10nm/10nm 1%
100
0
Si avec pitaxie
100
-700
0,01

200
200
Vsub : 0 -3V
-100
-200
Vsub : 0 -3V
-300
-400
-500
Avec poches
-600
-700
0,01
Sans poches
0,1
long (L=1m) pour une batterie source et grille communes de transistors nMOS Si:C pour la plaque Si
sans pitaxie (a), Si avec pitaxie (b) et Si:C 10nm/10nm 1% (c) en polarisant ou non le substrat en
inverse.
126
1,6
Sur la figure 66, de faon similaire pour les deux plaques rfrence, le fait de polariser
le substrat en inverse entrane une baisse plus forte de la tension de seuil aux courtes
longueurs de grille non seulement pour les transistors avec poches mais aussi pour les
transistors senss tre sans poches. Ainsi par exemple, pour la plaque avec pitaxie, si on
regarde attentivement la courbe dVt(L) polarisation substrat nulle des transistors sans poches
(voir figure 66 b)) on remarque un lger RSCE aux longueurs de grille moyennes. Ce RSCE
est compltement limin lorsquon polarise le substrat en inverse, la courbe dVt(L) semble
alors ntre gouverne que par le partage de charge, c'est--dire que le dcalage en tension est
toujours ngatif et dcrot fortement avec la longueur de grille (jusqu 520mV). Donc il y
aurait comme des poches naturelles dans les transistors sans poches implantes. Ceci
sexplique par des dfauts que lon cre lors du processus de fabrication du MOSFET
(notamment limplantation des zones HDD et LDD) et qui pigent des atomes de Bore venant
du dopage canal prs de la source et du drain, entranant une non-uniformit du dopage le
long du canal avec probablement un surplus de dopage prs de la source et du drain. Or ces
zones se comporteront exactement comme des poches de surdopage, entranant alors une
augmentation de la tension de seuil lorsque lon va diminuer la longueur de grille (RSCE).
Pour la plaque Si:C, nous retrouvons leffet de ces poches naturelles sur les courbes
dVt(L) des transistors sans poches implantes (voir figure 66 c)) . Au final, si on regarde
leffet de la couche Si:C pur , c'est--dire sans poches implantes et sans poches
naturelles , nous trouvons un gain important en tenue de la tension de seuil par rapport aux
transistors de rfrence dans les mmes conditions.
Passons maintenant leffet des poches sur la mobilit bas champ.
Sans poches de surdopage
1,4
1,2
1
0,8
0,6
0,4
Si sans pitaxie
Si avec pitaxie
0,2
0
0,01
Si:C 17nm/10nm 1%
0,1
1,6
Avec poches de surdopage
1,4
1,2
1
0,8
0,6
0,4
Si sans pitaxie
Si avec pitaxie
0,2
0
0,01
Si:C 17nm/10nm 1%
0,1
transistor long (L=1m) pour une batterie source et grille communes de transistors nMOS Si:C des
trois plaques sans poches (a) et avec poches (b).
Sur la figure 67 b), nous retrouvons le comportement voqu prcdemment (voir

II.3.2 a)), c'est--dire que les transistors Si:C entranent une baisse plus importante de la
mobilit bas champ aux faibles longueurs de grille par rapport aux transistors de rfrence.
La figure 67 a) nous apprend que, sans implantation de poches, la mobilit bas champ
dcrot de faon nettement moindre mais ce sont toujours les transistors Si:C qui enregistrent
la plus forte dgradation. Regardons maintenant leffet des poches plaque par plaque.
127
1,6
Si sans pitaxie
1,4
1,2
1
0,8
0,6
Avec poches
0,4
Sans poches
0,2
0
0,01
0,1
1,2
Si avec pitaxie
1
0,8
0,6
0,4
Avec poches
Sans poches
0,2
0
0,01

1,2
0,1
Si:C 10nm/10nm 1%
1
0,8
0,6
0,4
Avec poches
Sans poches
0,2
0
0,01
0,1
transistor long (L=1m) pour une batterie source et grille communes de transistors nMOS Si:C pour la
plaque Si sans pitaxie (a), Si avec pitaxie (b) et Si:C 10nm/10nm 1% (c).
1,8
Sur la figure 68, on saperoit que pour les transistors sans implantation de poches, la
mobilit bas champ diminue nettement moins, voire devient quasiment constante pour la
rfrence sans pitaxie. Ce qui nest pas le cas de la plaque Si:C (voir figure 68 c)) car malgr
un lger mieux lorsquil ny a pas de poches, nous trouvons tout de mme une baisse dun
facteur deux pour le transistor le plus court (L=40nm). Ainsi, comme nous lavions voqu au
paragraphe prcdent (voir II.3.2 a)), la prsence dune couche de Si:C dgrade la mobilit
bas champ.
Il serait aussi intressant de voir leffet des poches naturelles sur la mobilit bas
champ.
Si sans pitaxie
1,6
1,4
Vsub : 0 -3V
1,2
1
Vsub : 0 -3V
0,8
0,6
0,4
Avec poches
0,2
0
0,01
Sans poches
0,1
1,4
Si avec pitaxie
Vsub : 0 -3V
1,2
1
0,8
Vsub : 0 -3V
0,6
0,4
0,2
Avec poches
Sans poches
0
0,01
0,1
128
1,2
Si:C 10nm/10nm 1%
1
Vsub : 0 -3V
0,8
0,6
Vsub : 0 -3V
0,4
0,2
Avec poches
Sans poches
0
0,01
0,1
transistor long (L=1m) pour une batterie source et grille communes de transistors nMOS Si:C pour la
plaque Si sans pitaxie (a), Si avec pitaxie (b) et Si:C 10nm/10nm 1% (c) en polarisant ou non le
substrat en inverse.
La figure 69 confirme la prsence de poches naturelles car en polarisant en inverse

les transistors sans poches implantes nous observons un redressement significatif de la
mobilit bas champ. Pour la plaque Si:C, on remarque que mme sans poches implantes et
mme en ayant teint les poches naturelles, nous observons une dgradation, certes faible, de
la mobilit bas champ aux courtes longueurs de grille. Ceci confirme le diagnostic
pralablement tabli (voir II.3.2 a)) dune dgradation intrinsque de la mobilit bas
champ due la couche Si:C.
Pour rsumer ce que nous avons appris sur limpact des poches de surdopage
implantes, nous pouvons dire quelles sont bien bnfiques concernant la tenue de la tension
de seuil mais entranent en parallle une dgradation de la mobilit bas champ. De plus,
nous avons diagnostiqu la prsence de poches naturelles qui caractrisent la prsence de
dfauts dans le canal et/ou prs de la source et du drain dus au processus de fabrication des
MOSFETs (notamment lors de limplantation des zones HDD et LDD). Pour finir, nous avons
diagnostiqu une meilleure tenue de la tension de seuil intrinsque pour les transistors Si:C,
entranant en parallle une dgradation de la mobilit bas champ.
II.3.2 c) : Principaux rsultats sur le lot B.
Pour le lot B, nous avons eu accs un plus grand jeu de plaques (10 au lieu de 6) dont
les caractristiques sont listes dans le tableau ci-dessous.
Si buffer
Si cap
Si:C
n1
sans pitaxie
10nm
7nm
0%
/
3nm
avec pitaxie
10nm
7nm
1,10%
550C
3nm
n2
n3
avec pitaxie
10nm
7nm
1,10%
600C
3nm
n4
avec pitaxie
14nm
3nm
1,10%
550C
3nm
n5
avec pitaxie
14nm
3nm
1,10%
600C
3nm
avec pitaxie
10nm
7nm
1,40%
550C
3nm
n6
n7
avec pitaxie
11nm
7nm
1,40%
550C
2nm
n8
avec pitaxie
14nm
3nm
1,40%
550C
3nm
n9
avec pitaxie
6nm
7nm
0,30%
600C
7nm
n10
avec pitaxie
11nm
7nm
0,30%
600C
2nm
Tableau 18 : Valeurs des paramtres technologiques pour les plaques choisies du lot B.
En comparant le tableau 18 au tableau 11, deux paramtres supplmentaires ont t

tudis sur le lot A par rapport au lot B. Il sagit de la taille de la couche dencapsulation et de
la temprature de croissance de la couche Si:C. Une remarque importante doit tre faite ici,
toute les plaques ont des poches de surdopage sauf la plaque n2. Or nous avons vu
129
Concentration de Carbone (at.%)
prcdemment (voir II.3.2 a) et b)) que les poches de surdopage influent sur nombre de
paramtres notamment la tension de seuil et la mobilit bas champ. Donc il faudra garder en
tte que la plaque n2 est sans poches lorsquon interprtera les rsultats dextractions de
paramtres. Une autre remarque est le fait que pour ce lot, pour des raisons historiques, le
transistor le plus court considr est celui avec 45nm de longueur de grille.
2
% total de Carbone
1,5
1.5
500C
1
550C
650C
0,5
0.5
% de Carbone en
site substitutionnel
0
0.005
0.01
0.02
0.015
F(SiCH 6 ) / F(SiH 4 )
Figure 70 : Pourcentage de Carbone total et en site substitutionnel en fonction du rapport des flux de
mthylsilane et de silane diffrentes tempratures [Ernst 2003].
La figure 70 montre que rduire la temprature de croissance permet de rduire la

proportion datomes de carbone implants se plaant en site interstitiel [Ernst 2003 ;
Ducroquet 2004a] qui en migrant sont responsables de dfauts nuisant au transport lectrique
des transistors Si:C. Ainsi nous nous attendons ce que les lectrons des transistors ayant une
couche de Si:C fabrique plus basse temprature aient un meilleur transport dans le canal.
Afin de ne pas faire trop de rptitions par rapport ltude du lot A, seront montrs
dans ce paragraphe les diffrences de comportement et les analyses supplmentaires que nous
avons menes sur ce lot par rapport au lot A.
Tout dabord, pour ce qui est des caractristiques Id-Vg des batteries de transistors
grille et source commune mesures sur les diffrentes plaques, nous avons dcid de les
mettre dans lannexe B et de ne montrer ici que le rsultat pour deux plaques significatives.
Une remarque doit tre faite au pralable, nous avons dcid dappliquer la mthode de
correction du courant de drain des fuites vers la grille car lpaisseur doxyde tant de 1,5nm,
le courant de grille commence influencer lgrement le courant de drain des transistors en
batterie, surtout pour les transistors les plus longs.
4
1.6 .10 -4
1,6.10
4
-3 3
1 .10
1.10
4
1.471 10
Si rfrence sans pitaxie
-4 4
1 .10
1.10
L=45nm
-5 5
1 .10
1.10
1.471 10
L=1m
-6 6
1 .10
1.10
1.10
-7
Id10 1 .10
-8 8
1 .10
1.10
-9 9
1 .10
1.10
10
-10
1 .10
1.10
11
1.10
11
10 1 .10-11
0.5
4
1.4 .10 -4
1,4.10
L=45nm
4
1.2 .10 -4
1,2.10
4
1 .10 -4
1.10
5
8 .10 -5
8.10
Id10
5
6 .10 -5
6.10
5
4 .10 -5
4.10
5
2 .10 -5
2.10
L=1m
11
0.4
- 0,4
0.2
- 0,2
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
10
1.2
1,2
1.3
0.5
0.4
- 0,4
0.2
- 0,2
00
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
11
1.2
1,2
1.3
130

-3 3
1 .10
1.10
4
4
1.6 .10-4
1,6.10
4
1.452 10
Si:C 14nm/3nm 1,4% 550C/3nm
-4 4
1 .10
1.10
L=45nm
1.452 10
L=1m
-5 5
1 .10
1.10
-6 6
1 .10
1.10
1.10
-7
Id10 1 .10
-8 8
1 .10
1.10
-9 9
1 .10
1.10
10
-10
1 .10
1.10
11
1.10
11
10 1 .10-11
0.5
0.4
- 0,4
0.2
- 0,2
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
4
1 .10-4
1.10
5
8 .10-5
8.10
Id10
5
6 .10-5
6.10
5
4 .10-5
4.10
2 .10-5
2.10
L=1m
11
1.3
L=45nm
4
1.2 .10-4
1,2.10
10
1.2
1,2
Si:C 14nm/3nm 1,4% 550C/3nm
4
1.4 .10-4
1,4.10
0.4
0.5
- 0,4
0.2
- 0,2
0.2
0.4
0,2
0,4
Vg
0.6
0,6
0.8
0,8
1.2
1,2
1.3

linaire pour les batteries source et grille communes des transistors nMOS Si:C du lot A pour la plaque
rfrence sans pitaxie ((a) et (b)) et la plaque Si:C 14nm/3nm 1,4% 550C/3nm ((c) et(d)).
La figure 71 montre, comme pour le lot A (voir Annexe A), un fort effet de canal court
sur la tension de seuil ainsi quune forte dgradation de la pente sous le seuil pour la plaque
rfrence sans pitaxie. Cela est d au fait que le canal est peu dop. Pour la plaque Si:C
choisie on aperoit une fuite source drain due une pitaxie de la couche Si:C non
slective. Comme pour le lot A, cette fuite nest pas prsente pour les transistors Si:C avec
une couche Si:C de 3nm dpaisseur (voir Annexe A). Mais on remarque aussi sur lannexe B
que cette fuite nexiste pas pour les transistors de la plaque de 2nm dpaisseur de couche
dencapsulation avec 0,3% de Carbone dans la couche Si:C de 7nm dpaisseur alors que cette
fuite existe pour la plaque quivalente mais avec 1,4% de Carbone. Cela veut dire que 1,4%
de Carbone est une dose suffisante pour attirer les porteurs dans la couche Si:C et comme la
couche dencapsulation ne fait que 1nm (aprs oxydation) une partie du courant se retrouve
dans la couche Si:C. Mais si on a que 0,3% de Carbone le courant reste principalement dans la
couche dencapsulation et lon a alors pas cette fameuse fuite source drain.
Commenons par analyser la variation de tension de seuil :
100
50
0
-50
Si sans pitaxie
-100
Si:C 10nm/7nm 1,1% 550C/3nm
-150
Si:C 10nm/7nm 1,1% 600C/3nm

Si:C 14nm/3nm 1,1% 550C/3nm
-200
Si:C 14nm/3nm 1,1% 600C/3nm
-250
Si:C 10nm/7nm 1,4% 550C/3nm

Si:C 11nm/7nm 1,4% 550C/2nm
-300
Si:C 14nm/3nm 1,4% 550C/3nm
-350
-400
0,01
Si:C 6nm/7nm 0,3% 600C/7nm

Si:C 11nm/7nm 0,3% 600C/2nm
0,1
long (L=1m) pour une batterie source et grille communes de transistors nMOS Si:C du lot B pour les
Au vu du nombre important de plaques tudies, la figure 72 est assez difficile lire si

on veut regarder un un leffet des diffrents paramtres technologiques. Nous pouvons dire
tout de mme que toutes les plaques Si:C ont une meilleure tenue de la tension de seuil que la
plaque de rfrence. Pour information, les valeurs des tensions de seuil des transistors de 1m
de longueur de grille pour les diffrentes plaques sont listes dans le tableau 19 ci-dessous :
131
V t (L=1m) en V
Si sans pitaxie
0,661
Si:C 10nm/7nm 1,1% 550C/3nm
0,41
Si:C 10nm/7nm 1,1% 600C/3nm
0,421
Si:C 14nm/3nm 1,1% 550C/3nm
0,414
Si:C 14nm/3nm 1,1% 600C/3nm
0,431
Si:C 10nm/7nm 1,4% 550C/3nm
0,396
Si:C 11nm/7nm 1,4% 600C/2nm
0,385
Si:C 14nm/3nm 1,4% 550C/3nm
0,383
Si:C 6nm/7nm 0,3% 600C/7nm
0,391
Si:C 11nm/7nm 0,3% 600C/2nm
0,4
Tableau 19 : Valeurs de la tension de seuil pour le transistor de 1m de longueur de grille pour les
plaques choisies du lot B.
100
Afin danalyser sparment linfluence des paramtres technologiques sur la tenue de la

tension de seuil la rduction de la longueur de grille, nous avons choisi de slectionner les
courbes ne variant que par un seul paramtre technologique.
paisseur de la couche Si:C
7nm
50
0
-50
3nm
-100
Si:C 10nm/7nm 1,1% 600C/3nm

Si:C 14nm/3nm 1,1% 600C/3nm
-150
Si:C 10nm/7nm 1,4% 550C/3nm

Si:C 14nm/3nm 1,4% 550C/3nm
-200
0,01
0,1
3nm
2nm
-50
7nm
-100
Si:C 10nm/7nm 1,4% 550C/3nm

Si:C 11nm/7nm 1,4% 550C/2nm
2nm
-150
Si:C 6nm/7nm 0,3% 600C/7nm

Si:C 11nm/7nm 0,3% 600C/2nm
-200
0,01
0,1
-50
550C
600C
-100
Si:C 14nm/3nm 1,1% 550C/3nm
-150
Si:C 14nm/3nm 1,1% 600C/3nm
0,1
paisseur de la couche dencapsulation
50
Temprature de croissance
-200
0,01

100
50
100
Pourcentage de Carbone
50
1,4%
1,1%
-50
-100
Si:C 14nm/3nm 1,1% 550C/3nm
-150
-200
0,01
Si:C 14nm/3nm 1,4% 550C/3nm
0,1
long (L=1m) pour une batterie source et grille communes de transistors nMOS Si:C du lot B en
choisissant les plaques ne variant que par un seul paramtre technologique.
Procdons pas pas partir de la figure 73 :

Epaisseur de la couche Si:C : la figure 73 a) montre quavec une paisseur de
7nm on obtient une bien meilleure tenue de la tension de seuil quavec
seulement 3nm et cela pour deux pourcentage de Carbone diffrents.
Temprature de croissance : la figure 73 b) montre quune plus faible
temprature de croissance (550C au lieu de 600C) de la couche Si:C ne nuit
pas la tenue en tension de seuil, on peut mme dire que cela lamliore trs
lgrement.
132
Epaisseur de la couche dencapsulation : la figure 73 c) montre que plus on

augmente lpaisseur de la couche dencapsulation, meilleure est la tenue en
tension de seuil et cela pour deux pourcentages de Carbone diffrents.
Pourcentage de Carbone : la figure 73 d) montre que laugmentation du
pourcentage de Carbone amliore la tenue en tension de seuil bien que ce gain
soit faible lorsquon passe de 1,1% 1,4%.
Ainsi, nous retrouvons pour le lot B les mmes rsultats que pour le lot A avec tout de
mme un apport en renseignements sur linfluence de la temprature et de lpaisseur de la
couche dencapsulation sur la tenue en tension de seuil des transistors. Nous pouvons donc
dire qu partir de 7nm dpaisseur pour la couche Si:C avec 1,1% de Carbone pitaxie
550C et avec une couche dencapsulation de 3nm, nous avons rduit fortement le partage de
charge et obtenons une bonne tenue de la tension de seuil ce qui tait lobjectif de cette
technologie.
Pour remarque, nous navons pas exploit volontairement la courbe de la plaque n2 car
cest la seule plaque sans poches et connaissant leffet des poches sur la tension de seuil, cela
aurait fauss les rsultats (voir II.3.2 b)).
Pour ce qui est de la longueur de grille nous avons les mmes problmes que pour le lot
A, c'est--dire que les valeurs trouves ne sont pas satisfaisantes dun point de vue physique,
donc passons directement la variation de la mobilit bas champ en commenant, comme
pour le lot A, regarder la valeur de la mobilit bas champ pour le transistor long (L=1m).
2
-1 -1
0 (L=1m) en cm V s
plaque n1
Si sans pitaxie
359,924
plaque n2
Si:C 10nm/7nm 1,1% 550C/3nm
940,8
plaque n3
Si:C 10nm/7nm 1,1% 600C/3nm
654,069
plaque n4
Si:C 14nm/3nm 1,1% 550C/3nm
740,154
plaque n5
Si:C 14nm/3nm 1,1% 600C/3nm
708,317
plaque n6
Si:C 10nm/7nm 1,4% 550C/3nm
710,744
plaque n7
Si:C 11nm/7nm 1,4% 600C/2nm
609,456
plaque n8
Si:C 14nm/3nm 1,4% 550C/3nm
644,863
plaque n9
Si:C 6nm/7nm 0,3% 600C/7nm
797,544
plaque n10
Si:C 11nm/7nm 0,3% 600C/2nm
693,333
Tableau 20 : Valeurs de la mobilit bas champ pour le transistor de 1m de longueur de grille pour les
plaques choisies du lot B.
Comme pour le lot A, nous remarquons sur le tableau 20 une variation de la mobilit
bas champ mme sur le transistor long. Remarquons tout de suite la forte valeur pour la
plaque n2 qui sexplique par le fait que cest la seule plaque sans poches or nous savons que
les poches jouent aussi sur le transistor long pour les transistors Si:C (voir II.3.2 b)). Nous
retrouvons en partie les conclusions obtenues sur le lot A, c'est--dire quun plus fort
pourcentage de Carbone nuit la mobilit bas champ (comparez les plaques 4 et 8 sur le
tableau 20) et quune plus grande paisseur de la couche Si:C nuit la mobilit bas champ
(comparez les plaques 3 et 5 dune part, 6 et 8 dautre part sur le tableau 20). De plus, nous
pouvons dire que la baisse de la temprature de croissance joue en faveur de la mobilit bas
champ (comparez les plaques 4 et 5 sur le tableau 20) mais on peut dire aussi quen
augmentant la taille de la couche dencapsulation on gagne nettement en mobilit bas champ
(comparez les plaques 6 et 7 dune part, 9 et 10 dautre part sur le tableau 20) ceci
sexpliquant par un plus grand nombre de porteurs passant dans cette couche dencapsulation
qui contient moins de dfauts que la couche Si:C ; de plus, plus la couche dencapsulation est
grande, moins datomes de carbone venant de la couche Si:C peuvent migrer vers loxyde de
grille, donc le dgrader ainsi que crer des dfauts dans la couche dencapsulation
linterface Si/SiO2 (l o se situe le canal), donc dgrader la mobilit. Ces rsultats sont
133
conformes avec ceux de la rfrence [Ducroquet 2004a] qui a caractrise ces dfauts sur ce
mme lot B via notamment des mesures dtats dinterface.
Maintenant passons la dgradation de la mobilit bas champ avec la diminution de la
longueur de grille.
1,2
1
0,8
0,6
0,4
0,2
0
0,01
Si sans pitaxie
Si:C 10nm/7nm 1,4% 550C/3nm
Si:C 10nm/7nm 1,1% 550C/3nm
Si:C 11nm/7nm 1,4% 550C/2nm
Si:C 10nm/7nm 1,1% 600C/3nm
Si:C 14nm/3nm 1,4% 550C/3nm
Si:C 14nm/3nm 1,1% 550C/3nm
Si:C 6nm/7nm 0,3% 600C/7nm
Si:C 14nm/3nm 1,1% 600C/3nm
Si:C 11nm/7nm 0,3% 600C/2nm
0,1

transistor long (L=1m) pour une batterie source et grille communes de transistors nMOS Si:C du lot
B pour les plaques prsentes dans le tableau 20.
1,2
La figure 74 montre que, mis part la plaque Si:C sans poches, toutes les plaques Si:C
montrent une dgradation de la mobilit bas champ entre 25% et 50% pour le transistor le
plus courts (L=45nm) alors que pour la plaque rfrence, la mobilit bas champ est
quasiment constante. Comme pour la tension de seuil, la plaque n2 donne des rsultats
fausss car cest la seule sans poches et cela amliore la tenue de sa mobilit bas champ
donc il ne faut pas exploiter cette courbe. Afin dy voir plus clair, comparons les courbes ne
variant que par un seul paramtre technologique.
paisseur de la couche Si:C
3nm
0,8
0,6
7nm
0,4
Si:C 10nm/7nm 1,1% 600C/3nm

Si:C 14nm/3nm 1,1% 600C/3nm
0,2
Si:C 10nm/7nm 1,4% 550C/3nm

Si:C 14nm/3nm 1,4% 550C/3nm
0
0,01
0,1
1,2
Temprature de croissance
1
0,8
0,6
600C
550C
0,4
Si:C 14nm/3nm 1,1% 550C/3nm
0,2
0
0,01
Si:C 14nm/3nm 1,1% 600C/3nm
0,1
134
1,2
paisseur de la couche dencapsulation
1
2nm
0,8
0,6
0,4
7nm
3nm
Si:C 10nm/7nm 1,4% 550C/3nm

Si:C 11nm/7nm 1,4% 550C/2nm
Si:C 6nm/7nm 0,3% 600C/7nm
0,2
Si:C 11nm/7nm 0,3% 600C/2nm
0
0,01
0,1
1,2
Pourcentage de Carbone
1,4%
0,8
1,1%
0,6
0,4
Si:C 14nm/3nm 1,1% 550C/3nm
0,2
0
0,01
Si:C 14nm/3nm 1,4% 550C/3nm
0,1
transistor long (L=1m) pour une batterie source et grille communes de transistors nMOS Si:C du lot B
en choisissant les plaques ne variant que par un seul paramtre technologique.
Procdons pas pas partir de la figure 75 :

Epaisseur de la couche Si:C : la figure 75 a) montre quavec une paisseur de
7nm la mobilit bas champ se dgrade plus vite quavec seulement 3nm et cela
pour deux pourcentages de Carbone diffrents.
Temprature de croissance : la figure 75 b) montre quune plus faible
temprature de croissance (550C au lieu de 600C) a plutt tendance
amplifier la dgradation de la mobilit bas champ alors que lon sattendait
leffet inverse. Donc malgr la baisse datomes de Carbone en site interstitiel,
nous ne gagnons pas forcment en dgradation de la mobilit bas champ avec
la diminution de la longueur de grille. Mais comme nous y gagnons pour le
transistor long (voir tableau 20), au final aux courtes longueurs de grille, nous
retrouvons peu prs les mmes valeurs pour les deux tempratures.
Epaisseur de la couche dencapsulation : la figure 75 c) montre que plus on
augmente lpaisseur de la couche dencapsulation, moins la mobilit bas
champ se dgrade et cela pour deux pourcentages de Carbone diffrents.
Pourcentage de Carbone : la figure 75 d) montre que laugmentation du
pourcentage de Carbone ne provoque pas une augmentation de la dgradation de
la mobilit bas champ, les deux courbes tant quasiment confondues.
Rappelons toutefois que laugmentation du pourcentage de Carbone dans ce cas
est faible en passant de 1,1% 1,4% donc ceci peut expliquer le faible cart
entre les deux courbes.
Au final, nous retrouvons pour le lot B les mmes rsultats que pour le lot A avec tout
de mme un apport en renseignements sur linfluence de la temprature et de lpaisseur de la
couche dencapsulation sur la tenue en tension de seuil des transistors. Nous pouvons dire que
lutilisation dune couche Si:C provoque une baisse gnrale de la mobilit bas champ et
cela quelque soit la longueur de grille.
Passons aux valeurs extraites pour la rsistance srie source-drain.
135
R sd (.m)
plaque n1
Si sans pitaxie
543,6
plaque n2
Si:C 10nm/7nm 1,1% 550C/3nm
425,1
Si:C 10nm/7nm 1,1% 600C/3nm
387,3
plaque n3
plaque n4
Si:C 14nm/3nm 1,1% 550C/3nm
371
Si:C 14nm/3nm 1,1% 600C/3nm
398,6
plaque n5
plaque n6
Si:C 10nm/7nm 1,4% 550C/3nm
347,3
plaque n7
Si:C 11nm/7nm 1,4% 600C/2nm
409,8
plaque n8
Si:C 14nm/3nm 1,4% 550C/3nm
469,7
plaque n9
Si:C 6nm/7nm 0,3% 600C/7nm
376,3
plaque n10
Si:C 11nm/7nm 0,3% 600C/2nm
402,2
Tableau 21 : Rsistance srie source drain pour une batterie source et grille communes de transistors
nMOS Si:C du lot B pour les plaques prsentes dans le tableau 20.
A partir du tableau 21, nous dduisons que lutilisation dune couche Si:C fait baisser la
rsistance srie source drain. Nous retrouvons les mmes rsultats que pour le lot A (voir
II.3.2 a)) ; nous pouvons ajouter que la baisse de la temprature de croissance fait baisser
lgrement la rsistance source drain (comparez les plaques 4 et 5 sur le tableau 21)) ainsi
que laugmentation de la taille de la couche dencapsulation (comparez les plaques 6 et 7
dune part, 9 et 10 dautre part sur le tableau 21).
Pour le second facteur dattnuation, les carts sont faibles et compte tenu des faibles
valeurs obtenues, il est difficile de conclure.
Par contre, pour ce lot, nous avons eu la curiosit de regarder la variation de la vitesse
de drive des porteurs avec la longueur de grille.
7.106
7,E+06
Vd = 1,5V
Vg = 1,15V
0,5V
6.106
6,E+06
5.106
5,E+06
Si sans pitaxie
4,E+06
4.106
Si:C 10nm/7nm 1,1% 550C/3nm

Si:C 10nm/7nm 1,1% 600C/3nm
3,E+06
3.106
Si:C 14nm/3nm 1,1% 550C/3nm

Si:C 14nm/3nm 1,1% 600C/3nm
2,E+06
2.106
Si:C 10nm/7nm 1,4% 550C/3nm

Si:C 11nm/7nm 1,4% 550C/2nm
1.106
1,E+06
Si:C 14nm/3nm 1,4% 550C/3nm

Si:C 6nm/7nm 0,3% 600C/7nm
0
0,E+00
0,01
0,01
Si:C 11nm/7nm 0,3% 600C/2nm
0,1
0,1
source et grille communes de transistors nMOS Si:C du lot B pour les plaques prsentes dans le tableau
20.
Nous retrouvons sur la figure 76 la saturation de la vitesse de drive maximale avec la

diminution de la longueur de grille que nous avions constat sur les dispositifs prsents au
paragraphe II.2.3 d). Dans le cas prsent, les valeurs trouves sont plus leves, se
rapprochant plus de la valeur thorique de 107 cm.s-1. Cela peut sexpliquer par le fait que les
poches soient moins dopes, que le dopage canal est plus faible et par le fait davoir une
couche de Si:C. La figure 76 montre aussi une faible variation du plateau de saturation selon
la plaque Si:C choisie donc nous ne pouvons pas vraiment tudier limpact de chaque
paramtre technologique sur la vitesse de drive, nous pouvons juste dire quavec une couche
de Si:C nous trouvons un plateau aux alentours de 6.106 cm.s-1. Dailleurs le fait de trouver
une lgre baisse du maximum de la vitesse de drive aux plus faibles longueurs de grille peut
sexpliquer par la variation de la tension de seuil notamment.
136
Pour finir, rsumons ce que nous avons appris de plus en tudiant le lot B par rapport
aux rsultats du lot A :
Le fait dtre pass une plus faible temprature de croissance na pas t
gnant sur la tenue de la tension de seuil mais na pas t aussi bnfique que
lon souhaitait sur la tenue de la mobilit bas champ aux faibles longueurs de
grille.
Le fait dtre pass 1,4% de Carbone en pourcentage maximal a amlior la
tenue en tension de seuil et na pas entran une augmentation trop importante de
la dgradation de la mobilit bas champ.
Le fait de rduire la taille de la couche dencapsulation permet dobtenir une
meilleure mobilit bas champ mais pnalise la tenue de la tension de seuil.
Comme pour les transistors Silicium massif classique, nous trouvons une
saturation de la vitesse de drive aux faibles longueurs de grille pour les
transistors Si:C.
II.3.2 d) : Conclusion intermdiaire sur les nMOS Si:C
La motivation premire de la fabrication de transistors MOS canal n avec une couche
de Si:C est de faire baisser significativement les effets de canaux courts, notamment la chute
de la tension de seuil avec la rduction de la longueur de grille, sans avoir recours de forts
dopages substrats et de fortes poches de surdopage. Ce travail a dmontr que ce but est
pleinement atteint condition davoir une paisseur suffisante de couche Si:C, un pourcentage
suffisant en Carbone pour cette couche et aussi une paisseur suffisante pour la couche
dencapsulation. Il a t montr aussi que nous obtenons une baisse des rsistances daccs
pour ce type de transistors. Malheureusement, en contrepartie de ces amliorations nous avons
montr que ces dispositifs amnent une dgradation supplmentaire de la mobilit bas
champ et cela principalement dautant plus que la couche de Si:C est paisse.
En parallle de ce travail, nous avons tudi leffet des poches de surdopage implantes
sur quelques paramtres lectriques clefs des MOSFETs. Ces poches sont implantes pour
garantir une meilleure tenue de la tension de seuil avec la rduction de la longueur de grille ce
que nos mesures ont pleinement dmontr. Le revers de la mdaille est que ces poches
entranent une dgradation de la mobilit bas champ par les dfauts qui sont gnrs lors de
leur implantation. Nous avons aussi pu montrer quil existait naturellement des poches de
surdopage pour les transistors trs courts qui sont dues une migration des dopants vers la
source et le drain grce des dfauts cres pendant le processus de fabrication des MOSFETs
notamment lors de limplantation des zones HDD et LDD.
Par contre, un doute subsiste sur lextraction de la mobilit bas champ car nous avons
du poser la longueur de grille effective gale la longueur de grille physique. Il serait
intressant de pouvoir extraire sparment la mobilit et la longueur de grille effective
notamment aux trs faibles longueurs de grille. Nous avions dj fait cette remarque propos
des transistors ultracourts oxyde ultrafin.
Au final, cette tude a montr quil y a une alternative au fort dopage canal et aux
poches de surdopage fortement doses et implantes pour limiter les effets de canaux courts
en la ralisation dune couche enterre de Silicium avec Carbone incorpor et que cette
technologie est viable mais il reste nanmoins essayer de limiter au maximum la prsence de
dfauts intrinsquement lis la ralisation de cette couche qui nuisent au transport
lectrique.
Ce travail a montr aussi quaugmenter le pourcentage de Carbone napportait pas un
gain important en tenue de la tension de seuil alors quil entrane une plus forte dgradation
de la mobilit. Pour renseignement, au moment mme de la rdaction de ce mmoire, une
137
nouvelle gnration de transistors Si:C est sortie au CEA-Leti avec des pourcentages plus
faibles et une pitaxie slective (donc plus de problme de fuites de jonction) avec une double
barrire de diffusion en utilisant aussi du Germanium. Ce lot prsente de bien meilleures
caractristiques lectriques, les rsultats sont disponibles dans la rfrence [Ducroquet
2004b].
II.4 : Transistors ultracourts pMOS SiGe

Depuis des dcennies, le monde de la microlectronique svertue rduire de plus en
plus la dimension des transistors MOS, dune part pour des raisons dintgration, mais surtout
pour augmenter leurs performances. Nanmoins, il existe une autre faon damliorer les
performances des MOSFETs : cest lingnierie de canal. En effet, en jouant sur la nature ou
ltat en contrainte du canal du transistor on peut amliorer sensiblement nombre de
paramtres lectriques. Par exemple, pour les lectrons, si on les fait conduire dans une
couche de Silicium contrainte en tension, nous amliorons leur mobilit. De faon similaire,
pour les trous, le fait de se mouvoir dans une couche de silicium contrainte en compression
leur fait augmenter leur mobilit [Fischetti 96]. Or une meilleure mobilit signifie un gain
important en courant de drain notamment en forte inversion, donc par ricochet un gain en Ion.
Les mcanismes expliquant linfluence des contraintes sur la mobilit des porteurs font lobjet
de lannexe C.
Ainsi, pour les pMOS, une solution possible pour amliorer la mobilit des trous est
dutiliser une couche enterre dalliage Silicium-Germanium (SiGe) contrainte en
compression dans laquelle nous ferons passer le courant de drain [Andrieu 2003]. En effet,
comme expliqu dans lannexe C, le fait dpitaxier une couche de SiGe sur un substrat
Silicium relax met en compression cette couche cause du dsaccord de maille entre le
Silicium et lalliage Silicium Germanium (la maille du SiGe tant plus grande que celle du
Si). Nous faisons alors pitaxier par dessus une couche dencapsulation pour pouvoir obtenir
un oxyde thermique de bonne qualit lorsquon oxydera cette couche pour faire loxyde de
grille. En y ajoutant des extensions LDD et des poches de surdopage ; la figure 77 illustre le
rsultat obtenu.
Grille
Oxyde de grille
SiO2
Extensions
LDD
Source
Poches de
surdopage
Si cap
SiGe
pitaxie
Drain
Si buffer
Substrat
Figure 77 : Vue en coupe dun transistor pMOS SiGe.
Grce la plus faible valeur de gap du Germanium par rapport au Silicium, nous
obtenons un puit quantique au niveau de la couche SiGe (voir figure 78) obligeant les trous
passer par cette couche qui, tant en compression, leur permet damliorer leur mobilit.
138

Si-poly
SiO2
Si-cap
Six Ge1-x
Si-buffer
Couche dinversion
enterre
Vg < 0V
Egap
Bande de conduction
Niveau de Fermi
h+
Bande de valence
Figure 78 : Diagramme de bandes en coupe verticale dun transistor pMOS SiGe en forte inversion.
Remarquons sur la figure 78 que seule la bande de valence bouge avec lintroduction de
germanium, la bande de conduction quand elle ne varie quasiment pas. La profondeur du
puit quantique dpendra linairement du pourcentage de Germanium dans lalliage Silicium
Germanium en augmentant de 8,4meV par pourcent de Germanium. Ainsi, par exemple, avec
15% de Germanium nous obtenons une hauteur de barrire entre la couche SiGe et la couche
dencapsulation de 126meV largement suffisante pour piger la grande majorit des trous
dans la couche SiGe tant que celle-ci est assez paisse et que la couche dencapsulation ne
lest pas trop.
Ce type de dispositifs est fabriqu et tudi depuis le milieu des annes 1990 par de
nombreuses quipes de par le monde [Alieu 98, Collaert 2002, Lindgren 2002] et
notamment depuis quelques annes par le CEA-Leti [Andrieu 2003] avec lequel nous avons
men une collaboration afin den tudier le transport lectrique aux trs courtes longueurs de
grille. Du point de vue du CEA, le but ultime atteindre est davoir des pMOS SiGe avec un
canal de surface et un oxyde de grille High K afin de compenser la perte de mobilit due
lutilisation dun dilectrique de grille haute permittivit comme loxyde dHafnium HfO2
[Weber 2004b]. Mais auparavant il faut bien tudier les pMOS SiGe canal enterr avec un
oxyde de grille en silice. Ce paragraphe est donc une prsentation des principaux rsultats
obtenus sur ces dispositifs via lextraction de paramtres base sur des mesures courant
tension en utilisant la mthode Fonction Y .

Nous avons eu notre disposition successivement deux lots de transistors pMOS SiGe
de technologies assez proches que lon nommera par la suite et . Pour chaque lot, nous
avons eu en notre possession une ou plusieurs plaques SiGe ainsi quau moins une plaque de
rfrence en Silicium. Dans le cas du lot , nous avons eu aussi des plaques SiGe ou Si sans
poches de surdopage implantes.
II.4.1 a) : Description des transistors des lots et :
Le processus technologique commence par une isolation LOCOS standard suivie des
implantations du caisson et de lajustement de Vt. Sen suit une pitaxie slective par RPCVD
(Reduce Pressure Chemical Vapor Deposition) constitue dune fine couche tampon (Si
buffer), par-dessus laquelle nous avons une couche SiGe de 20nm dpaisseur avec 12,5% de
Germanium le tout coiff par une couche dencapsulation de 3nm (2nm aprs oxydation).
139
Lpaisseur de la couche de SiGe a t choisie suffisamment grande pour viter une relaxation
de la contrainte en compression. Lpaisseur de la couche SiGe a t contrle par SIMS et sa
composition par XRD. Aprs oxydation 700C pour former loxyde de grille de 2,2 nm
dpaisseur, la taille de la couche dencapsulation sest rduite 2nm. Puis un processus
standard CMOS optimis pour 50nm de longueur de grille est ralis. La grille est en poly
Silicium. Des extensions LDD ainsi que des poches de surdopage Arsenic sont alors
implants pour diminuer les effets de canaux courts. Grce au faible budget thermique lors de
loxydation, de lactivation des dopants et de limplantation Vt les caractristiques sous le
seuil des dispositifs sont trs satisfaisantes (voir figure 77). Le courant de fuite source drain
mesur est le mme dans les dispositifs Si et SiGe (autours de 10-11 A illustr dans la figure
80).
Figure 79 : Photo TEM pour un transistor pMOS SiGe ultracourt du lot (L=55nm) [Andrieu 2003].
Sur la figure 79, nous voyons le rsultat obtenu aprs toutes ces tapes via une photo
TEM dun transistor SiGe ultracourt du lot mais comme les deux technologies sont proches,
cette photo peut aussi illustrer les transistors du lot .
Le lot utilise le mme procd que le lot avec toutefois quelques amliorations et
avances technologiques :
Le pourcentage de Germanium passe de 12,5 15%
Lpaisseur de la couche de SiGe a t rduite 8nm.
Sur certaines plaques il na pas eu dimplantation de poches de surdopage.
II.4.1 b) : Rcapitulatif :
Au final nous disposons de transistors SiGe ainsi que de transistors de rfrence
optimiss pour une longueur de grille de 50nm de deux lots de technologie similaire. Avec le
second lot, nous pourrons tudier sparment leffet des poches de surdopage et leffet dun
transport dans une couche enterre SiGe sur les paramtres lectriques et leur volution en
fonction de la rduction de la longueur de grille. Pour cela, des transistors en batterie grille
et source communes de largeurs de grille 10m ont t testes dont les longueurs de grille
physiques (mesures par TEM) sont donnes dans le tableau ci-dessous :
140
Lots et
0,045
0,05
0,055
0,06
0,075
0,1
0,15
0,175
0,25
0,05
0,5
0,075
1
0,1
10
10
communes des deux lots et .
Remarquons sur le tableau 22 que le transistor le plus court a une longueur de grille de
45nm or les deux lots ont t optimiss pour une longueur de grille de 50nm. C'est--dire que
la dcision a t prise dessayer de pousser un peu plus loin la rduction de la longueur de
grille en sachant que le but atteindre restait 50nm. Or la suite de ce paragraphe montrera que
en gnral ce transistor (L=45nm) prsentent de bonnes caractristiques ce qui nous permettra
dinclure ce transistor dans notre tude.
donnes aussi dans le tableau 22. Pour les transistors isols, le jeu de longueurs de grille est
plus restreint. Par la suite nous appellerons les valeurs de longueurs de grille physiques tout
dextraction.
pour ltude du lot le plus ancien (lot ). Bien sr, une comparaison sera faite la suite entre
les deux gnrations de transistors.

Nous prsenterons dans ce paragraphe les principaux rsultats des extractions de
paramtres faites sur les deux lots de transistors pMOS SiGe utilisant la mthode Fonction Y
classique ainsi que certaines amliorations de cette mthode prsentes pour les dispositifs
CMOS ultracourts et oxyde ultrafin au dbut de ce chapitre (voir II.2.3).
II.4.2 a) : Rsultats sur le lot .
Pour ce lot, nous disposons dune plaque rfrence avec pitaxie et dune plaque SiGe
12,5%, les deux ayant des poches de surdopage implantes.
Commenons par les caractristiques Id-Vg en rgime ohmique.
141

3
1.101-4.10
1.101-5.10
4
1.8 .10-4
1,8.10
4
1.101-6.10
.10
1-7
Isa
1.10
1.101-8.10
1.101-9.10
1.654 10
Si
.10
1-3
1.10
4
1.654 10
L=45nm
L=10m
-101 0
1 .10
1.10
11
-111 1
10 1 .10
1.10
1.7
1.6
- 1,6
1.4
- 1,4
1.2
- 1,2
0.8
-1
- Vg0,8
0.6
- 0,6
0.4
- 0,4
0.2
- 0,2
L=45nm
4
1.4 .10-4
1,4.10
1.2 .10
1,2.10
-44
4
1 .10-4
1.10
Ida
5
8 .10-5
8.10
5
6 .10-5
6.10
5
4 .10-5
4.10
5
2 .10-5
2.10
L=10m
11
10
Si
4
1.6 .10-4
1,6.10
0.1
1.6
1.7
- 1,6
1.4
- 1,4
0.6
- 0,6
0.4
- 0,4
1.868 10
SiGe
L=45nm
5
10
1.101 .-5
6
10
1.101 .-6
L=10m
7
10
Ida 1 .-7
1.10
9
10
1.101 .-9
10
-10
1 .10
1.10
0.2
- 0,2
0.1
SiGe
L=45nm
4
1.5 .10-4
1,5.10
1 .10-4
1.10
Ida
5 .10-5
5.10
L=10m
11
11
1.3
0.8
-Vg0,8
4
2 .10-4
2.10
4
4
10
1.101 .-4
11
10 1 .10-11
1.10
-1
3
1 .-3
10
1.10
4
1.868 10
10
1.101 .-8
1.2
- 1,2
10
1.2
- 1,2
-1
0.8
- 0,8
0.6
- 0,6
0.4
- Vg0,4
0.2
- 0,2
0.2
0,2
0.4
0,4
0.5
1.2
1.3
- 1,2
-1
0.8
- 0,8
0.6
- 0,6
0.4
- Vg0,4
0.2
- 0,2
0.2
0,2
0.4
0,4
0.5

linaire pour les batteries source et grille communes des transistors pMOS SiGe du lot pour la plaque
rfrence ((a) et (b)) et la plaque SiGe ((c) et (d)).
Nous avons dcid dappliquer la mthode de correction du courant de drain des fuites
vers la grille bien que cette correction soit minime au vu de lpaisseur de loxyde de grille.
La tension de drain utilise cette fois-ci est un peu plus leve (50mV), mais cela ne change
pas grand-chose car on reste en rgime ohmique. Au vu de la figure 80, on peut remarquer la
bonne tenue de la tension de seuil et de la pente sous le seuil quelque soit la technologie et
cela jusqu des longueurs de grille les plus courtes, ce qui est en soi assez remarquable.
Passons la tension de seuil.
250
Rfrence Si
200
SiGe
150
100
50
0
-50
-100
0,01
0,1
10

long (L=10m) pour une batterie source et grille communes de transistors pMOS rfrence et SiGe du
lot .
142
Sur la figure 81, nous avons dcid de reprsenter la variation relative de la tension de
seuil avec la longueur de grille. Pour information, les valeurs des tensions de seuil pour le
transistor long (L=10m) sont de 0,747V pour la plaque rfrence et de 0,259V pour la
plaque SiGe. Au passage, ce fort dcalage moyen entre les deux plaques explique le fait que
nous avons choisi deux fentres diffrentes en tension de grille pour les mesures des
caractristiques Id-Vg (voir figure 80). La figure 81 montre une bonne tenue de la tension de
seuil des transistors de rfrence grce aux poches de surdopage. En comparaison, la plaque
SiGe prsente une meilleure tenue, voire un fort RSCE d probablement au fait que la couche
de SiGe fait barrire la diffusion des dopants, crant ainsi un profil de dopage en profondeur
plus rtrograde qui amlior la tenue en tension de seuil des transistors.
120
S (mV/decade)
100
80
60
40
Rfrence Si
20
SiGe
0
0,01
0,1
10

Figure 82 : Inverse de la pente sous le seuil en fonction de la longueur de pour une batterie source et
grille communes de transistors pMOS rfrence et SiGe du lot .
La figure 82 confirme le fait que les transistors SiGe ont une aussi bonne pente sous le
seuil que les transistors de rfrence et que pour chaque technologie celle-ci reste constante
quand on diminue fortement la longueur de grille, seule une lgre augmentation est constate
aux trois plus courtes longueurs de grille.
L(m)
Leff(m)
L+L(m)
rfrence
SiGe
rfrence
SiGe
0,217
0,045
0,081
0,202
0,084
0,05
0,087
0,211
0,089
0,222
0,227
0,055
0,091
0,241
0,094
0,097
0,22
0,099
0,232
0,06
0,242
0,114
0,247
0,075
0,114
0,271
0,139
0,272
0,1
0,134
0,15
0,192
0,329
0,189
0,322
0,347
0,175
0,217
0,347
0,214
0,435
0,289
0,422
0,25
0,316
0,574
0,626
0,539
0,672
0,5
1,039
1,172
1
0,965
1,154
10
10
10
10,039
10,172
Tableau 23 : Longueur de grille effective par deux mthodes pour une batterie source et grille
communes de transistors pMOS rfrence et SiGe du lot .
Pour ce qui est de la longueur de grille effective, si on considre un dcalage constant

avec la longueur de grille physique, nous trouvons +39nm pour la plaque de rfrence et
+172nm pour la plaque SiGe. La mthode laissant libre ce dcalage donne des rsultats
quivalents aux faibles longueurs de grille. Ces valeurs sont trop grandes, surtout pour la
plaque SiGe, et ne sont pas acceptables dun point de vue physique. Ainsi, comme au
paragraphe consacr aux transistors ultracourts et oxyde ultrafin (voir II.2.3), nous venons
143
160
140
2,5
Rfrence Si
Gain en mobilit bas champ
douter de linvariance de la mobilit bas champ avec la rduction de la longueur de grille.

Appliquons donc la mthode dcrite au paragraphe II.2.3 a) qui consiste poser Leff=L et
ainsi mesurer la mobilit bas champ pour chaque transistor.
SiGe
120
100
80
60
40
20
0
0,01
0,1
10
1,5
0,5
0
0,01
0,1
10
Figure 83 : Mobilit (a) et gain en mobilit (b) bas champ en fonction de la longueur de grille pour une
batterie source et grille communes de transistors pM0S rfrence et SiGe du lot .
La figure 83 est la figure clef de cette tude. En effet, si on regarde le transistor long
(L=10m) on trouve un gain en mobilit bas champ de plus dun facteur deux, ce qui est
conforme la thorie [Fischetti 96] et ceci est le but recherch par ce type de dispositifs.
Malheureusement ce gain se rduit fortement lorsquon rduit la longueur de grille pour finir
par disparatre aux plus faibles longueurs de grille (voir figure 83 b)). Ainsi aux plus faibles
longueurs de grille les transistors SiGe se comportent comme les transistors de rfrence (voir
figure 83 a)).
Comment expliquer cela ? Nous savons que ce gain en mobilit est d la contrainte en
compression ; donc un relchement progressif de cette contrainte quand on diminue la
longueur de grille, d peut-tre une relaxation de la couche SiGe vers les zones HDD source
et drain, pourrait expliquer la perte progressive du gain en mobilit. Mais nous pouvons aussi
incriminer des dfauts dans la couche SiGe gnr par cette relaxation de la contrainte ou bien
tant lorigine de celle-ci. Une autre explication serait le dpeuplement progressif de la
couche SiGe au profit de la couche dencapsulation mais cette hypothse sera contredite par
des mesures de bruit lectrique basse frquence (voir IV.4.3) qui montreront que la majorit
des porteurs restent dans la couche SiGe mme des longueurs de grille trs courtes (jusqu
au moins 50nm). Dans le but de comprendre ce qui se passe il faudrait pouvoir mesurer la
mobilit de faon indpendante et cela aux plus courtes longueurs de grille. Il faudrait aussi
pouvoir caractriser les dfauts prsents dans la couche SiGe. Cest dans cette optique
quhistoriquement a t dvelopp la mthode Split C-V canaux courts qui sera prsente au
chapitre suivant. Pour linstant continuons notre tude du lot .
144
1,2
Rfrence Si
SiGe
0,8
0,6
0,4
0,2
0
0,01
0,1
10

transistor long (L=10m) pour une batterie source et grille communes de transistors pM0S rfrence et
SiGe du lot .
La figure 84 montre que les transistors de rfrence prsentent aussi une baisse de
mobilit bas champ denviron un facteur deux entre le transistor long (L=10m) et le
transistor le plus court. Cette baisse est due aux poches de surdopage (voir II.3.2 b) et III.3.3
a)). Donc une partie de la baisse en mobilit des transistors SiGe peut tre attribue aux
poches, pas la majorit de la baisse dun facteur cinq observe pour ceux-ci (voir figure 84).
-1
-2
1 (V )
2 (V )
rfrence
SiGe
rfrence
SiGe
0,045
0,299
0,324
0,005
0,005
0,05
0,402
0,448
0,003
0,004
0,055
0,257
0,565
0,012
0,003
0,06
0,506
0,669
0,006
0,000
0,075
0,659
0,742
0,006
0,001
0,1
0,731
0,764
0,006
0,001
0,15
0,905
0,847
0,012
0,005
0,175
1,01
0,92
0,005
0,000
0,25
1,146
1,005
0,000
0,001
0,5
1,165
0,92
0,003
0,002
1
1,213
1,046
0,008
0,001
10
1,272
1,077
0,007
0,001
communes de transistors pM0S rfrence et SiGe du lot .
L(m)
Sur le tableau 24 sont reports les facteurs dattnuation de mobilit. Les valeurs pour le
premier facteur de mobilit sont assez proches pour les deux technologies car laugmentation
de ce facteur due la plus forte valeur de mobilit bas champ pour les transistors SiGe est
contrebalance par la valeur plus faible de la rsistance srie (mesure 981.m contre
1356 .m pour les transistors de rfrence). Cette baisse significative de la rsistance srie
pour les dispositifs SiGe est une bonne nouvelle pour le transport. Une explication possible de
cette amlioration serait une diffrence de solubilit limite du Bore des zones HDD source et
drain lorsquon a une couche SiGe car les zones HDD sont implantes aprs lpitaxie de
cette couche SiGe. De plus, le tableau 24 montre des valeurs trs faibles du second facteur
dattnuation de mobilit pour les deux technologies signifiant que la rugosit de surface est
trs faible mme pour les transistors SiGe signe dune paisseur de couche dencapsulation
suffisante pour empcher la pollution de loxyde de grille par la migration datomes de
Germanium venant de la couche SiGe.
145
1.10-3
1,00E-03
Gain en courant de drain

|Vg-Vt|=1V
Rfrence Si
SiGe
1.10-4
1,00E-04
1.10-5
1,00E-05
Vd = -50mV
1.10-6
1,00E-06
0,01
0,1
10
2,5
2
1,5
1
Vd = -50mV
0,5
0
0,01
0,1
10
Figure 85 : Courant de drain (a) et gain en courant de drain (b) |Vg-Vt|=1V et Vd=50mV en fonction de
la longueur de grille pour une batterie source et grille communes de transistors pM0S rfrence et SiGe
du lot .
Au final si on regarde le courant de drain en forte inversion (voir figure 85 a)) mme
Vg-Vt et toujours en rgime ohmique, on trouve un fort gain pour le transistor long (L=10m)
mais pour les transistors courts ce gain a disparu. Si on compare le gain en courant (voir
figure 85 b)) et le gain en mobilit bas champ (voir figure 83 b)) on trouve une forte
corrlation tendant montrer que cest la baisse du gain en mobilit bas champ qui est
responsable de la baisse du gain en courant, en rgime ohmique, des transistors SiGe par
rapport aux transistors de rfrence aux faibles longueurs de grille.
1.107
1,00E+07
Rfrence Si
SiGe
1.106
1,00E+06
1.105
1,00E+05
1.104
1,00E+04
0,01
Vd = -1,5V
0,1
10

source et grille communes de transistors pM0S rfrence et SiGe du lot .
Pour finir, regardons ce qui se passe en saturation avec ltude de la vitesse de drive
des porteurs (voir figure 86). Au pralable, indiquons qu cause du fort dcalage moyen de la
tension de seuil entre les deux plaques, les mesures ont t faites Vg=1,35V0,5V pour la
plaque de rfrence et 0,95V0,5V pour la plaque SiGe afin dtre peu prs mme VgVt. La figure 86 montre un gain important pour le transistor long, du principalement au gain
en transconductance, mais ce gain diminue avec la rduction de la longueur de grille, les deux
courbes se confondant en dessous de 60nm. On peut alors relier ce fait la baisse progressive
du gain en mobilit bas champ (voir figure 83 b)) mais il faut rester prudent car nous savons
quil y a une limitation intrinsque de la vitesse de drive aux faibles longueurs de grille. Pour
savoir si cette baisse de mobilit bas champ a des consquences en saturation regardons le
courant de drain Ion pris dans ce cas Vg-Vt=1V mais fort Vd (ici 1V) :
146
3
Rfrence Si
Gain en courant de drain

|Vg-Vt|=1V
1.10-2
1,00E-02
SiGe
1.10-3
1,00E-03
1.10-4
1,00E-04
1.10-5
1,00E-05
0,01
Vd = -1V
0,1
10
2,5
2
1,5
1
Vd = -1V
0,5
0
0,01
Vd = -50mV
0,1
10
Figure 87 : Courant de drain |Vg-Vt|=1V et Vd=50mV (a) et gain en courant de drain |Vg-Vt|=1V
et Vd=50mV et 1V (b) en fonction de la longueur de grille pour une batterie source et grille communes de
transistors pM0S rfrence et SiGe du lot .
Si on compare la figure 87 a) la figure 85 a), on se rends compte que le courant Ion se

comporte comme le courant Ilin (c'est--dire en rgime ohmique), donc un gain important pour
le transistor SiGe long mais aux plus faibles longueurs de grille ; les transistors SiGe ont le
mme niveau de courant que les transistors de rfrence. Ainsi, si on trace le gain en Ion en
fonction de la longueur de grille et si on le compare avec le gain en courant mais en rgime
ohmique, une trs forte corrlation apparat (voir figure 87 b)). Ce rsultat est trs important
car on a montr prcdemment dans ce paragraphe que la chute du gain en courant en rgime
ohmique est due la chute du gain en mobilit bas champ. Donc cette baisse de gain de
mobilit bas champ entrane une baisse du gain en Ion. Or, cette baisse du gain en Ion est
gnrale dans les transistors pMOS SiGe de par le monde (voir figure 91) ; de nombreuses
quipes travaillant sur les mmes types de dispositifs sont confrontes ce problme. Donc il
y a un phnomne physique commun qui doit expliquer cela. Nous y reviendrons la
conclusion du paragraphe consacr aux transistors pMOS SiGe (voir II.4.2 c)).
Pour conclure sur ce lot, les transistors SiGe prsentent de trs bonnes caractristiques
en tenue de la tension de seuil et de la pente sous le seuil mais un baisse de la mobilit bas
champ fait perdre le gain en courant attendu aux faibles longueurs de grille.
II.4.2 b) : Rsultats sur le lot .
Comme pour le lot , nous disposons dune plaque rfrence avec pitaxie et dune
plaque SiGe mais ces deux plaques sont doubles par leur quivalent sans poches de
surdopage implantes. Comme les deux technologies sont proches, les rsultats sont
quasiment quivalents, donc nous nous efforcerons de souligner les diffrences afin de ne pas
faire trop de redites. Nous ne nous focaliserons pas sur leffet des poches car ce sujet a dj
t trait au II.3.2 b) mais leur effet sur la mobilit bas champ sera longuement discut au
chapitre suivant III.3.1).
147

5
3.5 .10-5
3,5.10
5
3.03 10
Si
-4 4
1 .10
1.10
-3 3
1 .10
1.10
3
10
-5 5
1 .10
1.10
L=50nm
1.10
-7
Id10 1 .10
1.10
-8
1 .10
1.10
-6
1 .10
L=10m
-9 9
1 .10
1.10
10
1 .10-10
1.10
1.5
1.4
1.2
- 1,4 - 1,2
0.8
-1
0.6
0.4
0.2
- 0,8 - 0,6
- 0,4 - 0,2
Vg
0.2
0,2
L=50nm
5
2.5 .10-5
2,5.10
5
2 .10 -4
2.10
Id10
5
1.5 .10-5
1,5.10
5
1 .10 -5
1.10
6
5 .10 -6
5.10
L=10m
11
1.10
11
10 1 .10-11
Si
5
3 .10 -4
3.10
11
10
0.4
0,4
0.4
1.4
1.5
1.2
- 1,4 - 1,2
-1
3.263 10
SiGe
L=50nm
4
-5 5
1 .10
1.10
-6 6
1 .10
1.10
1.10
-7 7
Is10 1 .10
L=10m
-8 8
1 .10
1.10
-9 9
1 .10
1.10
10
1 .10-10
1.10
11
11
10 1 .10-11
1.10
1.5
1.4
1.2
- 1,4 - 1,2
-1
0.4
0.2
0.2
0.4
0,2
0,4
0.4
3,5.10
5
-3 3
1 .10
-4
1 .10
1.10
0.6

1.10
3
10
0.8
- 0,8 - 0,6
- 0,4 - 0,2
Vg
0.8
0.6
0.4
0.2
- 0,8 - 0,6
- 0,4 - 0,2
Vg
0.2
0,2
0.4
0,4
0.4
5
3.5 .10 -5
SiGe
5
3 .10 -4
3.10
5
2.5 .10 -5
2,5.10
L=50nm
5
2 .10 -4
2.10
Is10
5
1.5 .10 -5
1,5.10
5
1 .10 -5
1.10
6
5 .10 -6
5.10
L=10m
10
11
1.4
1.5
1.2
- 1,4 - 1,2
-1
0.8
0.6
0.4
0.2
- 0,8 - 0,6
- 0,4 - 0,2
Vg
0.2
0,2
0.4
0,4
0.4

linaire pour les batteries source et grille communes des transistors pMOS SiGe du lot pour la plaque
rfrence ((a) et (b)) et la plaque SiGe ((c) et (d)).
180
120
Rfrence Si
160
100
SiGe
140
S (mV/decade)
Pour ce qui est des caractristiques Id-Vg en rgime ohmique (voir figure 88), nous
retrouvons des rsultats similaires au lot ceci prs que pour le SiGe ce nest pas le
transistor le plus court (ici 50nm pour le lot au lieu de 45nm pour le lot ) qui a le plus fort
courant de drain en forte inversion. Nous souponnons dons une forte dgradation de la
mobilit effective pour ce transistor. Au passage, le fait que nous ayons des valeurs de courant
plus faible que celles du lot est tout simplement d au fait que lon soit pour le lot 10mV
en polarisation de drain au lieu des 50mV prcdemment (pour le lot ).
120
100
80
60
80
60
40
40
0
0,01
Rfrence Si
20
20
SiGe
0,1
10
0
0,01
0,1
10
long (L=10m) et inverse de la pente sous le seuil pour une batterie source et grille communes de
transistors pMOS rfrence et SiGe du lot .
Pour ce qui est de la tenue en tension de seuil et en pente sous le seuil les deux lots ont
quasiment exactement les mmes rsultats (comparez les figures 81 et 82 avec la figure 89).
148
180
160
140
1,8
Rfrence Si
Gain en mobilit bas champ
Dailleurs le mme problme concernant lextraction de la longueur de grille effective

apparat pour les deux lots, donc passons directement la mobilit bas champ.
SiGe
120
100
80
60
40
20
0
0,01
0,1
10
1,6
1,4
1,2
1
0,8
0,6
0,4
0,2
0
0,01
0,1
10
Figure 90 : Mobilit (a) et gain en mobilit (b) bas champ en fonction de la longueur de grille pour une
batterie source et grille communes de transistors pM0S rfrence et SiGe du lot .
Sur la figure 90, nous trouvons un rsultat similaire, c'est--dire un gain en mobilit bas
champ pour le transistor long (L=10m) puis une dgradation progressive de ce gain avec la
rduction de la longueur de grille. En y regardant de plus prs, si on compare les figures 83 b)
et 90 b), on saperoit que le gain pour le transistor long est plus faible dans le cas du lot ,
ceci peut sexpliquer par le fait quen ayant rduit la taille de la couche enterre SiGe, on
pige un peu moins de porteurs dans cette couche et quune partie dentre eux se trouvent
dans la couche dencapsulation o ils voient leur mobilit bas champ rduite. De plus, la
dgradation est plus prononce pour le lot car on arrive avoir une mobilit bas champ
plus faible pour les transistors SiGe par rapport aux transistors de rfrence aux faibles
longueurs de grille. Ainsi, en plus dun relchement possible de la contrainte, on peut
souponner quil y a un plus grand nombre de dfauts dans la couche SiGe que dans la couche
pitaxie Si des transistors de rfrence.
Pour les autres paramtres lectriques, on retrouve les mmes tendances. Par exemple,
la rsistance srie sourcedrain est plus faible dans le cas des transistors SiGe (pour ce lot
1090.m au lieu de 1750.m), mais surtout le second facteur dattnuation de mobilit est
le mme pour les deux technologies : 0,011 V-2 en moyenne, ce qui est faible montrant ainsi
une bonne rugosit de surface et prouvant que linterface Si/SiO2 nest pas plus fortement
dgrade pour la technologie SiGe signe dune paisseur suffisante pour la couche
dencapsulation. De faon similaire au lot A, la dgradation du gain en mobilit bas champ
se rpercute sur le gain en courant de drain en forte inversion quelque soit la polarisation de
drain.
En conclusion pour ce lot, nous pouvons dire quil se comporte comme le lot avec les
mmes avantages et malheureusement les mmes inconvnients c'est--dire une bonne tenue
de la tension de seuil et de la pente sous le seuil mais aussi une baisse de la mobilit bas
champ fait perdre le gain en courant attendu aux faibles longueurs de grille.
II.4. 2 c) : Conclusion intermdiaire sur les pMOS SiGe
Ltude mene sur deux plaques SiGe de deux lots successifs de technologie similaire a
permis de montrer la bonne tenue de la tension de seuil et de la pente sous le seuil de ce type
de transistors comparativement des transistors de rfrence en Silicium massif. Une baisse
des rsistances daccs source et drain a t galement constate ainsi quune bonne rugosit
de surface. Nous avons pu montrer que le gain en mobilit pour les trous d au transport dans
une couche contrainte en compression tait bien prsent pour les transistors longs entranant
un gain en courant de drain Ion important comme attendu.
149
Malheureusement nous avons constat une baisse progressive de ce gain en courant

lorsquon rduit la longueur de grille, celui-ci venant disparatre aux longueurs les plus
faibles (sub-0,1m). Nous avons pu relier cette perte de gain en courant une perte
progressive du gain en mobilit bas champ. Pour cela nous avons d violer lhypothse
dinvariance de la mobilit bas champ avec la longueur de grille. Nous avanons une
explication pour cette perte de gain en mobilit bas champ en imaginant une relaxation
progressive de la couche SiGe vers les zones HDD source et drain, ceci faisant perdre la
contrainte en compression de cette couche entranant la perte du gain en mobilit pour les
trous.
Ce problme de perte du gain en courant aux faibles longueurs de grille est un
phnomne gnral pour les transistors SiGe. Pour preuve, une recherche bibliographique a
t mene par Franois Andrieu [Andrieu 2003] du CEA-Leti dont le rsultat est la figure 91
ci-dessous.
2
[Collaert 2002b ]
x=35%
Si
1,8
[Alieu98] Vgt=Vd=-1.3V x=30%
Id
[Lindgren 2002] Vgt=-0.5V Vd=-2V x=30%
[Collaert 2002b]
x=25%
[Collaert 2002a] Vgt=-1V Vd=-1.5V x=32%
1,4
sat
SiGe / Id
sat
1,6
1,2
[Collaert 2002b] Vgt=-1V Vd=-1.5V x=25%

[Collaert 2002b] Vgt=-1V Vd=-1.5V x=35%
Cette tude
x=15%
[Lindgren 2002]
x=30%
0,8
0,01
Cette tude Vgt=-1V Vd=-1.5V x=15%
[Alieu 2002] x=30%

[Collaert 2002a] x=32%
0,1
10

Figure 91 : Gain en courant de drain en forte inversion et en saturation en fonction de la longueur de
grille pour plusieurs quipes travaillant sur les pMOS SiGe [Andrieu 2003]
La figure 91 est sans appel, c'est--dire que mme dans des publications rcentes, on
constate une baisse du gain en courant de drain en forte inversion et en saturation avec la
rduction de la longueur de grille. Au passage, sur la figure 91, pour les transistors longs, on
vrifie bien que plus on a un pourcentage lev en Germanium, plus on gagne en mobilit car
on gagne en contrainte compressive car le dsaccord de maille sera plus important. Mais
quelque soit le pourcentage initial, la baisse de gain est toujours observe. Pour information,
quand Andrieu parle de cette tude , il parle du lot mais dune autre plaque (tout de
mme assez similaire) que celle dcrite dans ce paragraphe.
On pourrait expliquer ce phnomne par une prsence plus grande de dfauts dans la
couche de SiGe mais nous penchons plus pour une relaxation de la contrainte. Nous avons un
autre argument en faveur de cette explication, cest le fait que cette baisse du gain en courant
est aussi prsente dans les nMOS SSi, c'est--dire des nMOS avec une couche enterre de
SiGe relaxe o le transport se fait dans la couche dencapsulation qui est pitaxie sur la
couche SiGe relaxe, cette couche dencapsulation tant en consquence contrainte en tension
amliorant ainsi la mobilit des lectrons (voir Annexe C). Pour ce type de dispositifs de
rcentes publications ont montr une perte du gain en courant lorsquon diminue la longueur
de grille.
150
Figure 92 : Gain en courant de drain en forte inversion, en rgime ohmique (a) et en saturation (b) en
fonction de la longueur de grille pour des transistors nMOS SSi de la rfrence [Xiang 2003].
Par exemple, sur la figure 92 on remarque une baisse progressive du gain en courant
quelque soit le rgime (ohmique ou saturation) lorsque la longueur de grille diminue. Pour
information, FUSI signifie que ces dispositifs ont une grille mtallique en NiSi. Or la couche
SSi contrainte en tension porteuse du courant est sensiblement dans les mmes conditions que
la couche SiGe dun pMOS SiGe ( part le fait quelle soit juste sous la grille), donc imaginer
quun processus physique similaire pour les deux types de dispositifs est responsable de cette
dgradation du gain en courant est assez judicieux. La seule explication venant lesprit est
une relaxation de la couche contrainte (SiGe ou SSi) entranant une diminution du gain en
mobilit donc par ricochet du gain en courant. Nanmoins on remarque sur la figure 92 que la
baisse du gain est plus forte en saturation quen rgime ohmique, ceci pourrait sexpliquer par
une limitation intrinsque en saturation en plus de la perte du gain en mobilit [ Buf 2004].
Bien sur, lidal pour tester cette hypothse serait de faire des mesures de contraintes
internes au niveau de ces couches pitaxies et cela surtout pour les transistors les plus courts
mais ce type de mesure nest pas vident mettre en place surtout pour sonder lintrieur des
transistors ultracourts (habituellement ce sont des couches pitaxies pleine plaque que lon
mesure). De plus, si lon doit dcouper le transistor, cela entranera automatiquement un
relchement partiel des contraintes qui pourrait fausser les mesures.
Pour finir, tous les rsultats sur la mobilit bas champ prsuppose une longueur de
grille effective gale, ou tout du moins trs proche, de la longueur de grille physique ce qui
nous paraissait raisonnable compte tenu du type de lithographie utilis (e-beam). De plus il
savre indispensable pour confirmer ces rsultats davoir une mthode qui permette de
mesurer la mobilit effective indpendamment dhypothse sur la longueur de grille effective
surtout sur les transistors courts.
II.5 : Conclusion
Dans ce chapitre nous avons prsent les principaux rsultats obtenus sur le transport
lectrique de transistors MOS Silicium massif ultracourts obtenus par lextraction de
paramtres base sur des mesures courant-tension. Nous avons men trois collaborations se
rapportant trois architectures diffrentes de ce type de transistors.
Une premire collaboration a port sur des transistors ultracourts et ultrafins. Pour ce
type de dispositifs nous avons d optimiser la procdure dextraction de paramtre en tenant
compte de linfluence du courant de grille. Nous avons propos et valid une mthode
exprimentale complte pour extraire les coefficients de partition du courant de grille et grce
eux une correction du courant de drain a pu tre faite. Cette mthode a t confronte un
151
modle physique de partition du courant de grille ; un excellent accord entre la mthode et le

modle a t montr. A partir de ce courant de drain corrig, nous avons pu tudier le
transport lectrique dans ces dispositifs. Nous avons montr quau fil des gnrations, ces
dispositifs gardent une trs bonne tenue de leurs paramtres lectriques comme la tension de
seuil ou bien la pente sous le seuil. Toutefois nous avons diagnostiqu une accentuation de la
dgradation progressive de la mobilit bas champ avec la rduction de la longueur de grille
au fil des gnrations. Pour cela, nous avons d violer lhypothse classique dinvariance de
la mobilit bas champ avec la gomtrie du transistor. Nous avons avanc et valid
lhypothse que ce phnomne tait du principalement aux poches de surdopage implantes
prs de la source et du drain. Nanmoins, nous avons montr que malgr cela le
comportement lectrique de ces transistors tait en gnral trs satisfaisant et cela jusqu des
longueurs de grille decananomtriques.
Ensuite, nous avons montr les rsultats dune tude concernant une architecture
alternative pour les transistors MOS canal n ultracourts qui permet de garantir une baisse
des effets de canaux courts tout en vitant un fort dopage canal : cest larchitecture Si:C,
c'est--dire avec une couche enterre de Silicium auquel on a incorpor un faible pourcentage
de carbone pour limiter la diffusion du Bore. Nous avons montr que ce but tait parfaitement
atteint condition davoir optimiser les paramtres technologiques de ce type de transistors
comme le pourcentage de Carbone ou lpaisseur de la couche Si:C. Nous avons montr aussi
une dgradation de la mobilit bas champ due des atomes de Carbone en site interstitiel
qui dgradent le transport lectronique.
Pour finir, nous avons prsents les rsultats de ltude de transistors MOS canal p
ultracourts dune architecture innovante base sur un canal enterr passant dans un couche
forme dun alliage Silicium-Germanium afin dobtenir une meilleure mobilit des porteurs.
Nous avons montr que ces dispositifs ont une aussi bonne tenue de leurs principaux
paramtres lectriques, comme la tension de seuil ou la pente sous le seuil, que des transistors
rfrence en Silicium massif. Nous avons montr que le gain de mobilit espr tait bien
prsent mais quil tait fortement dgrad lorsquon rduit la longueur de grille.
En conclusion, nous avons men une tude du transport lectrique sur trois architectures
de transistors ultracourts dont nous avons montr les avantages et les inconvnients. Un point
important a t soulev lors de ces tudes : cest la dpendance gomtrique de la mobilit
bas champ. Pour comprendre certains rsultats obtenus, nous avons d considrer que la
mobilit bas champ pouvait varier quand on diminuait la longueur de grille des transistors.
Mais pour cela nous avons d poser des valeurs prdfinies pour la longueur de grille
effective. Les mesures courant-tension ne peuvent permettre, quelque soit la mthode
dextraction de paramtres utilise, dextraire sparment la longueur de grille effective et la
mobilit effective. Afin de vrifier la validit des conclusions de ce chapitre nous avons d
imaginer une faon dextraire ces deux paramtres sparment. Cest ce que le chapitre
suivant va vous prsenter.
152
153
Chapitre III :
Mthode Split C-V canaux courts
154
III.1 : Introduction
Pour toutes les mthodes dextraction de paramtres bases sur des mesures couranttension, il nest pas possible dextraire de faon indpendante la longueur de grille effective et
la mobilit bas champ. En effet, toutes ces mthodes dpendant du rapport entre ces deux
valeurs, si lon veut tudier lventuelle variation de lun des deux paramtres en fonction de
la longueur de grille il faut poser connu lautre. Par exemple, pour connatre exactement la
longueur de grille effective, on doit connatre le comportement de la mobilit bas champ et
dans la plupart des cas on la considre comme constante. Or nous avons vu au chapitre II que
de forts soupons psent sur linvariance de la mobilit bas champ avec la rduction des
dimensions des transistors MOS. Donc il faut pouvoir extraire ces deux paramtres de faon
indpendante car ces deux paramtres sont cruciaux dans la comprhension et la modlisation
du comportement lectrique des transistors MOS.
La mthode la plus couramment employe pour mesurer la mobilit effective est la
mthode dite Split C-V. Elle se base sur deux mesures capacitives et une mesure couranttension afin dobtenir la variation de la mobilit effective avec le champ lectrique effectif.
Elle est frquemment utilise pour comparer limpact sur la mobilit effective dune
architecture de transistors MOS par rapport une autre. De plus, elle ne suppose pas connues
les dimensions effectives des dispositifs tudis. Mais cette mthode est toujours employe
sur des dispositifs trs larges et trs longs afin davoir des valeurs suffisantes de capacits car
celles-ci varient proportionnellement la surface du transistor MOS. Et souvent, les rsultats
obtenus sur ces dispositifs longs et larges sont directement transposs aux dispositifs les plus
courts. Or nous avons de forts soupons sur cette faon de faire un peu cavalire car nous
pensons justement que la mobilit, mme bas champ, varie avec la gomtrie du transistor.
Donc, par souci dexactitude, nous avons propos dtendre cette mthode aux dispositifs les
plus courts afin de mesurer rellement leur mobilit effective.
Ainsi, nous commencerons ce chapitre par une prsentation de la mthode Split C-V,
puis nous ltendrons aux canaux courts en prenant un exemple significatif. Nous montrerons
quil nest en rien trivial dutiliser cette mthode pour de si petits dispositifs notamment
cause dune capacit parasite qui apparat aux courtes longueurs de grille et linfluence
grandissante de la rsistance srie sourcedrain de telles dimensions.
Puis nous appliquerons cette mthode aux trois architectures tudies au chapitre
prcdent afin den valider les conclusions sur la mobilit bas champ pour ces dispositifs.
III.2 : Prsentation de la mthode Split C-V canaux courts

[Romanjek2004c]
Dans ce paragraphe, nous prsenterons la mthode Split C-V classique et son
optimisation pour les canaux courts travers un chantillon reprsentatif de transistors MOS.
Pour illustrer cette mthode nous montrerons les rsultats pour une batterie de quatre
transistors MOS isols canal p en Silicium massif avec des poches de surdopage implantes.
Il sagit en fait des transistors isols correspondant la plaque de rfrence du lot des
transistors htorojonctions Silicium Germanium. Le choix de ces dispositifs comme
dispositifs de dmonstration est guid par un souci de cohrence historique car cest pour les
transistors SiGe quau dpart cette mthode a t mise au point. Nous claircirons ce point
ultrieurement (voir III.3).
155
Ainsi nos disposons de quatre transistors dont les principales caractristiques sont
rappeles ci-dessous (voir II.4.1 c)) :
2.2nm dpaisseur de grille SiO2
grille en poly-Silicium
10m de largeur de grille
10m, 100nm, 75nm et 50nm de longueur de grille
substrat Silicium pitaxi avec un dopage substrat de 1018 at.cm-3
poches de surdopage As
Commenons par la mthode Split C-V classique.
III.2.1 : Mthode Split C-V classique

La mobilit effective eff est un paramtre clef qui caractrise le transport lectrique
dans les MOSFETs. La mthode la plus performante pour mesurer ce paramtre est la
mthode Split C-V qui combine deux mesures capacitives et une mesure courant-tension.
Cette mthode fut mise au point par Koomen en 1973 [Koomen 73], et amliore par Sodini
[Sodini 82]. Elle est aujourdhui communment utilise pour comparer limpact de
paramtres technologiques sur la mobilit effective [Takagi2002].
Pour commencer, on effectue haute frquence (quelques centaines de kiloHerz) une
mesure de la capacit grille-canal qui traduit la variation de la charge dinversion avec la
tension de grille.
1.2 .10 -6
1,2.10
high
low
Capacit grille-canal (F cm-2)
grille
1.023 10
1.10
C grille canal =
1 .10 -6
6
dQinversion
dVgrille
Cox,effective
8 .10 -7
8.10
7
6.10
7
3 6 .10 -7
Cgc
source
drain
substrat
4 .10 -7
4.10
7
00
1.5
-1,5
1.5
Charges dinversion
W=10m
L=10m
tox=2nm
2 .10 -7
2.10
-1
0.5
-0,5
Vgc
0.5
0,5
1.5
1,5
1.3
ground
Figure 1 : Schma (a) et exemple 800kHz (b) dune mesure de la capacit grille-canal.
La figure 1 illustre comment se mesure la capacit grille-canal, la grille est relie au

point chaud, la source et le drain sont connects ensemble et mis au point froid et le substrat
est la masse. Dans cette configuration, lorsquon atteint linversion il se forme un canal de
porteurs dont nous mesurons la rponse capacitive. La figure 1 b) donne un exemple avec un
transistor de 100m2 de surface avec un oxyde de 2nm. On saperoit que la capacit est nulle
jusqu une valeur de Vg donne, puis elle monte rapidement (inversion faible) pour devenir
constante fort Vg (inversion forte). Au passage, la valeur de ce plateau en forte inversion
nous donne la valeur effective de la capacit de la structure MOS [Lime 2001] dont on extrait
lpaisseur doxyde effective t ox ,eff =
ox
qui peut diffrer de plusieurs angstrms de la

C ox ,eff
valeur physique cause de la polydpletion dans la grille et du dcalage du barycentre des
charges dinversion du canal [Lime 2001].
La seconde tape est la mesure de la capacit grille-substrat.
156

1,4.10-6
6
high
ground
ground
source
drain
ZCE
substrat
dQdsertion
dVgrille
C grille substrat =
1.2 .10 -6
1,2.10
grille
ZCE
Capacit grille-substrat (F cm-2)
1.4 10
W=10m
L=10m
tox=2nm
1 .10 -6
1.10
6
Cgb brute
8 .10 -7
8.10
7
3
Cgb0
Cgb corrige
3
Cgb
6 .10 -7
6.10
7
4 .10 -7
4.10
7
2 .10 -7
2.10
7
Cpad
1.5
-1,5
0.5
-1
1.5
-0,5
0.5
0,5
Vgc
1.5
1,5
1.3
Charges de dsertion
low
Figure 2 : Schma (a) et exemple 800kHz (b) dune mesure de la capacit grille-substrat.
Cette fois-ci, la source et le drain sont la masse et cest le substrat qui est mis au point
froid, la grille tant toujours le point chaud (voir figure 2 a)). Dans cette configuration le canal
dinversion nest pas mesur et ce sont cette fois-ci les charges fixes contrles par la grille de
la zone dserte dont on va mesurer la rponse capacitive. Bien sur, si on passe en dessous de
la tension de bande plates, nous mesurerons aussi la rponse capacitives des porteurs
majoritaires en accumulation, ceci se voit trs bien sur la figure 2 b). Notons quil existe une
capacit parasit indpendante de la tension de grille qui est du aux accs, aux branchements
et aux cbles de mesure Cpad. Pour obtenir une courbe correcte il faut donc retrancher cette
capacit parasite ce qui ne pose pas de difficult car cest simplement une constante.
A partir de l, on peut ajouter les deux capacits si lon veut obtenir la capacit totale du
transistor MOS (voir figure 3 a)). Ltape suivante consiste mesurer le courant de drain en
fonction de la tension de grille en rgime ohmique (voir figure 3 b)).
1.2 .10 -6
1,2.10
1.2 .10 -6
1,2.10
Ctot
1.109 10
8 .10 -7
8.10
7
6.10
accumulation
dsertion
inversion
7
3 6 .10 -7
W=10m
L=10m
tox=2nm
2 .10 -7
2.10
7
8 .10 -7
8.10
7
6 .10 -7
6.10
7
Id
4 .10 -7
4.10
4 .10 -7
4.10
7
2 .10 -7
2.10
7
13
W=10m
L=10m
tox=2nm
Vd=50mV
1.623 10
1 .10 -6
1.10
1 .10 -6
1.10
Capacit totale (F cm-2)
1.028 10
110
1.5
-1,5
1.5
-1
0.5
-0,5
0
Vgc
0.5
0,5
1.5
1,5
1.3
1.5
-1,5
1.5
-1
0.5
-0,5
Vgi
0.5
0,5
1.5
1,5
1.3

Figure 3 : Capacit totale (a) et courant de drain en rgime ohmique (b) en fonction de la tension de
grille.
Sur la figure 3 a) on retrouve une courbe classique de la variation de la capacit dune

structure MOS avec la tension de grille en passant de laccumulation linversion. De mme
la figure 3 b) nous donne une allure classique pour une caractristique Id-Vg en rgime
ohmique dun MOSFET long et large.
Maintenant il faut passer au calcul du champ lectrique effectif. Celui-ci est donn par
la relation :
Qinv + Qdep
E eff =
(1)
Si
avec =1/2 pour les lectrons et =1/ 3 pour les trous.
157
Les charges dinversion et daccumulation sobtiennent par intgration des capacits

grille-canal et grille-substrat :
Vg
Vg
Qinv (V g ) =
Vgacc
C grille canal (u )du et Qdep (V g ) = C grille substrat (u )du
(2)
V fb
o Vgacc est une tension de grille prise en accumulation.

6 .105
6.10
1.6 .10 -6
1,6.10
6
1.586 10
1.4 .10 -6
1,4.10
Qinv
Qdep
1.2 .10 -6
1,2.10
Charges (C cm-2)
Cox,eff (Vg-Vt)
-6
1 .10
1.10
6
3
Qinv
2
Qb
8 .10 -7
8.10
7
3
Qith
6 .10 -7
6.10
7
W=10m
L=10m
tox=2nm
7
4 .10 -7
4.10
2 .10 -7
2.10
7
00
1.5
-1,5
1.5
-1
0.5
-0,5
Vgc , Vgc , Vgc
0.5
0,5
1.5
1,5
1.5
Champ lectrique effectif (V cm-1)
5.95 10
W=10m
L=10m
tox=2nm
Vd=50mV
5 .105
5.10
5
4 .105
4.10
5
3.10
2 . 55
Eeff 3 10
2 .105
2.10
5
1 .105
1.10
1.5
-1,5
1.5
0.5
-1
-0,5
0.5
0,5
Vgc
1.5
1,5
1.3

Figure 4 : Charge dinversion et de dsertion (a) et champ lectrique effectif (b) en fonction de la tension
de grille.
Sur la figure 4 a) nous observons bien un plateau pour les charges de dsertion et une
augmentation linaire pour les charges dinversion. Dailleurs si on utilise la formule
Qinv = C ox (V g Vt ) , celle-ci ne colle bien avec la courbe seulement si on utilise la valeur
effective de la capacit doxyde extraite prcdemment de la capacit grille-canal (voir figure
4 a)). Ainsi cest cette valeur effective de la capacit doxyde que lon doit utiliser lors de
lextraction des paramtres pour plus dexactitude. Par contre il subsiste un dcalage d au
fait que la tension de seuil extraite la t via des mesures courant-tension et cette valeur nest
pas toujours exactement la mme que celle extraite avec ces mesures capacitives. Cest
linconvnient principal de cette mthode. Si on regarde la figure 4 b) on saperoit bien que
le champ lectrique effectif est compltement contrl par la charge dinversion en forte
inversion.
Pour finir, calculons la mobilit effective en utilisant les valeurs mesures du courant de
drain en rgime ohmique selon la formule :
L Id
eff =
(3)
W Qinv Vd
600
600
600
500500
Mobilit effective (cm2 V-1s-1)
600
600
600
W=10m
L=10m
tox=2nm
Vd=50mV
400400
300
2
eff 300
200200
100100
0
3.085
000
1 .10 5
1.10
5
2 .10 5
2.10
5
3 .10 5
3.10

5
EeffdI
4 .10 5
4.10
5
5 .10 5
5.10
5
6 .10 5
6.10
5
5.95 10
500500
400400
300
2
eff 300
W=10m
L=10m
tox=2nm
Vd=50mV
200200
100100
34.948
000
2 .10 -5
2.10
4 .10 -5
4.10
6 .10 -5
6.10
8 .10 -5
1 .10 -6
1.2 .10 -6 1.4 .10 -6 1.6 .10 -6
1,4.10 1,6.10 6
8.10
1,2.10
2 1.10
1.421 10
Qinv
dinversion (C cm-2)
Charge
Champ lectrique effectif (V
Figure 5 : Mobilit effective en fonction du champ lectrique effectif (a) et de la charge dinversion (b).
cm-1)
La figure 5 a) donne un exemple dallure de la variation de la mobilit effective avec le

champ lectrique effectif. Cest ce type de graphe qui est le plus souvent utilis pour
158
comparer des transistors de diffrentes architectures ou avec des paramtres technologiques

diffrents. Nanmoins la chute brutale de la mobilit effective bas champ nest pas raliste
dun point de vue physique car on devrait avoir plutt un plateau [Mezani 2004]. Donc cette
courbe est juste seulement partir dune valeur assez leve pour le champ lectrique. De
plus, si cest seulement le transport dans le canal qui nous intresse, on peut tout aussi bien
regarder la variation de la mobilit effective par rapport la charge dinversion (voir figure 5
b)) ; par dailleurs ceci ne rends plus indispensable la mesure de la capacit grille-substrat.
Ainsi, nous avons une mthode puissante pour extraire la mobilit effective des
transistors. Nanmoins il est souligner que cette mthode est utilise systmatiquement sur
des transistors de grande gomtrie afin principalement davoir une valeur suffisamment
grande pour les capacits pour tre mesurable.
III.2.2 : Mthode Split C-V canaux courts

Grce un appareillage de plus en plus prcis, il est possible aujourdhui de mesurer de
trs faibles valeurs de capacits allant jusquau centime de femtofarad en mode diffrentiel.
Ainsi, nous avons dcid, aprs avoir diagnostiquer la perte du gain en mobilit bas champ
des transistors SiGe aux courtes longueurs de grille (voir II.4.2 c)), dessayer cette mthode
sur des transistors MOS ultracourts. Tout dabord prcisons que cette mthode ne marche que
sur des transistors isols, c'est--dire ayant leur propre source, drain et grille car lorsque les
transistors sont monts en batterie source et grille commune, trop de capacits parasites
apparaissent mme pour les transistors de grande gomtrie. Nous allons donc vous prsenter
les rsultats au moyen dune batterie de transistors isols dcrits au paragraphe III.2.
III.2.2 a) : Mesures brutes
En prliminaire, remarquons tout de suite que nous navons pu mesurer la capacit
grille-substrat des transistors sub-0,1m car celle-ci est noye dans du bruit car en mettant le
point chaud au substrat commun toute la plaque, on recueille beaucoup de parasites
contrairement ce qui se passe quand on met le point chaud au drain car on pointe cette fois
ci uniquement le transistor. En effet au vu de la valeur de la capacit parasite de pad Cpad
(typiquement 0,8 pF), et comme la valeur de la capacit grille substrat serait de quelques
femtofarads au mieux, le calibre du LCRmeter est trop grand et ne permet pas une mesure
correcte de cette capacit.
-14
1,2.10
1.2 10
1 .10-11
1.10
11
1.022 10
14
12
L=10m
-12
1 .10
1.10
1 .10-14
1.10
14
L=100nm
Capacit grille-canal (F)
12
L=75nm
1 .10-13
1.10
13
Ctotal
Ctotal
L=50nm
1
2
. -14
1.10
1 10
Ctotal
Ctotal
14
1 .10-15
1.10
15
Capacit parasite ?
1 .10-16
1.10
16
10 1 .10-17
1.10
1.5
-1,5
1.5
17
8 .10-15
8.10
15
Ctotal
-11
0.5
-0,5
00
Vgc
0.5
0,5
11
1.5
1,5
1.5
L=50nm
3
15
Ctotal 6 .10-15
6.10
Ctotal
4 .10-15
4.10
15
Capacit parasite ?
2 .10-15
2.10
15
17
L=100nm
L=75nm
1.5
-1,5
1.5
-1
0.5
-0,5
Vgc
0.5
0,5
1.5
1,5
1.5

Figure 6 : Capacit grille-canal en chelle logarithmique (a) et en chelle linaire (b) pour les transistors
sub-0,1m en fonction de la tension de grille.
159
Dailleurs prcisons que nous avons utilis un appareillage commercial assez classique
compos dun LCRmeter HP4284a, dun HP4155 pour les mesures de courants de drain le
tout coupl un banc sous pointes Cascade. Le fait de faire des mesures sous pointes permet
davoir une meilleure sensibilit. Commenons donc par les mesures brutes de la capacit
grille canal donnes par la figure 6. Rappelons que les transistors de dmonstration sont des
pMOS, donc linversion est aux plus faibles valeurs de tension de grille. Tout dabord la
figure 6 a) montre la faisabilit de telles mesures car mme pour un transistor de 50nm de
longueur de grille nous arrivons mesurer efficacement sa capacit grille canal. On remarque
dailleurs une trs bonne proportionnalit entre la valeur de la capacit grille-canal en
inversion et la longueur de grille. Cest dailleurs grce cette proprit que nous pourrons
extraire la longueur de grille effective, mais nous verrons cela ultrieurement (voir III.2.2
c)). Mais en regardant bien la figure 6 a) apparat une sorte dpaulement sur toutes les
courbes de capacit grille-canal. Si on regarde les capacits grille canal des transistors sub0,1m (voir figure 6 b)), on saperoit que cet paulement est indpendant de la longueur de
grille et quil est loin dtre ngligeable devant la valeur de la capacit grille-canal en
inversion. Nous souponnons donc la prsence dune capacit parasite dpendante de la
tension de grille mais indpendante de la longueur de grille, il reste dterminer son origine
(voir III.2.2 b)). Pour linstant appliquons directement la mthode Split C-V ces mesures.
-3
1 .10
1.10
100100
98.236
-4
1 .10
1.10
L=10m
-5
1 .10
1.10
L=100nm
-66
1 .10
1.10
L=75nm
-7
1 .10
1.10
L=50nm
1.692 10
-8
1 .10
1.10
Id0075
-10
1.10
1 .10
10
-11
1.10
1 .10
11
-12
12
1.10
1 .10
-13
1.10
1 .10
13
L=50nm
60
60
7
resultat
40
40
20
20
14
10
14
1.5
-1,5
1.5
L=75nm
5
resultat
Id005
1.10
L=100nm
80
3
resultat
-9
1 .10
1.10
14
10 1 .10-14
80
1
resultat
Id10
Id01
L=10m
-11
0.5
-0,5
00
Vgc
0.5
0,5
11
1.5
1,5
1.5
000
2 10 -5
4 10 -5
6 10 -5
8 10 -5
1 10
1.2 10 -6 1.4 10 -6 1.6 10 -6 1.8 10 -6
8.10
21.10-64 1,2.10
6 1,4.10 1,6.10 1,8.10 6
6.10
2.10
4.10
0
resultat , resultat , resultat , resultat
1.64610
Charge dinversion (C cm-2)

Figure 7 : Courant de drain en fonction de la tension de grille (a) et mobilit effective en fonction de la
charge dinversion (b).
Il est tout de mme utile de montrer les caractristiques Id-Vg mesures Vd=50mV
(voir figure 7 a)), rien de particulier nest signaler, les caractristiques ont de trs bonnes
allures. On note cependant une trs bonne tenue en tension de seuil signe de lefficacit des
poches de surdopage. Attardons nous sur la figure 7 b) qui donne les mobilits effectives
calcules de faon brute. Pour le transistor long (L=10m), tout lair correct tant au niveau
de lallure quau niveau de la valeur. Par contre, pour les trois transistors sub-0,1m, les
courbes prsentent un dcalage lorigine important et qui, de plus, augmente quand on
diminue la longueur de grille et les valeurs trouves ont lair vraiment trop faibles bien que
lon sattendait une baisse de la mobilit pour ces transistors cause des poches de
surdopage. Nous avons alors souponn la capacit parasite qui apparat sur les mesures de
capacit grille-canal dentraner une mauvaise valuation de la charge dinversion, car celle-ci
est calcule en intgrant la capacit grille-canal, donc au vu de la figure 6 b) on peut en
dduire que lintgrale de lpaulement observ va entraner une survaluation de la charge
dinversion. En fait nous prenons pour des charges dinversion ce qui nest en ralit quune
capacit parasite et non des charges libres. Afin de mieux comprendre ce qui se passe, nous
avons analys lorigine physique de cet paulement sur les courbes de capacit grille-canal.
160
III.2.2 b) : Capacits doverlap

Dans la littrature, ce type de capacit parasite a t observ au dpart par Srivastava et
al. en 1982 [Srivatava 82] et tudi rcemment de faon pousse sur des dispositifs
submicroniques par Pregaldiny et al. [Pregaldiny2002]. En fait, ces papiers se bornent
ltude des capacits parasites dans un MOSFETs et ne font pas le lien avec la mobilit mais
grce eux on peut comprendre et modliser lpaulement observ sur la figure 6 b).
Commenons donc par schmatiser les capacits parasites prsentent dans un MOSFETs prs
de la source ou du drain.
espaceur SiO2
Cov,espaceur
xp
oxyde de grille
tox
Cov,parallle
d
xj
grille Si-poly
source
Cov,canal
substrat
Figure 8 : Schma des capacits doverlap (a) cot source.
La figure 8 montre les capacits parasites au niveau des zones HDD, ici la source, que
lon nommera capacits doverlap (recouvrement en anglais), et qui sont au nombre de trois :
Cov,espaceur : cest la capacit reliant la source et la grille Si-poly via lespaceur :
xp
C ov ,espaceur = ox ln(1 + )
(4)
t ox
Cov,parallle : cest la capacit reliant la source et la grille Si-poly via loxyde de
grille :
d
C ov , parallle = ox
(5)
t ox
Cov,canal : cest la capacit reliant la source et la grille Si-poly via le substrat.
xj
C ov ,canal = si ln(1 + sin( ox ))

(6)
t ox
si
Nous avons bien chaque fois un isolant entre deux zones comportement mtallique,
ce qui nous donne des capacits. Remarquons que ceci nest vrai pour la capacit doverlap
canal Cov,canal uniquement sil ny a pas de charges mobiles dans le substrat. Or cest justement
cette particularit qui va rendre cette capacit dpendante de la tension de grille alors que les
deux autres ne le sont pas car quelque soit la tension de grille, lespaceur ou loxyde de grille
gardent leur comportement disolant.
161
Modle Cgc(Vg) avec capacits doverlap :

Accumulation
Dpltion
crantage de Cov,ch :
Inversion
Cgc
par les porteurs minoritaires

en inversion
par les porteurs majoritaires
en accumulation
Cox,eff
Cov,canal
Cov,total
Cov,esp + Cov,para
VFB 0
Vt
Vg
Figure 9 : Capacit grille-canal en fonction de la tension de grille en incluant les capacits doverlap.
La figure 9 modlise la capacit grille-canal en fonction de la tension de grille en y

incluant les capacits doverlap. On se rend compte que les deux capacits Cov,espaceur et
Cov,parallle nentranent quun dcalage constant quil suffit denlever pour corriger leur
influence. Par contre, on se rend compte que la capacit Cov,canal est maximale en dsertion car
dans ce rgime on peut considrer le substrat comme un isolant avec des charges fixes.
Lorsquon passe en accumulation, on cre des charges mobiles (porteurs majoritaires du
substrat) qui vont cranter peu peu cette capacit Cov,canal : cest le fameux paulement que
lon observe sur les figures 6 a) et 6 b). De faon symtrique, en inversion cette capacit sera
crante par les charges mobiles du canal dinversion (porteurs minoritaires du substrat). Mais
en inversion nous avons la capacit grille-canal de la structure MOS qui vient se rajouter.
Donc notons quen forte inversion, si on enlve le plateau d aux capacits Cov,espaceur et
Cov,parallle, on retrouvera la capacit doxyde effective (voir figure 9).
Rsumons ce que nous avons appris : il existe cot source et de faon symtrique cot
drain une capacit parasite qui scrante en inversion et en accumulation ; et cette capacit
parasite est indpendante de la longueur de grille, ce qui se voit trs bien sur les figures 6 a) et
6 b).
III.2.2 c) : Extraction de la longueur de grille effective
Comme en forte inversion nous avons la capacit doxyde effective (voir III.2.2 b))
qui dpend de la surface effective du transistor et si on considre un dcalage constant entre
longueur de grille physique et effective, il suffit de tracer la valeur de la capacit grille-canal
en forte inversion en fonction de la longueur de grille physique, et linterception nous donnera
ce dcalage. Ou bien, on considre que le dcalage nest pas constant et quil est ngligeable
pour le transistor long (L=10m), on extrait alors la longueur de grille effective via le rapport
des valeurs des capacits grille-canal en forte inversion (voir quation 7) :
C grille canal Lcourt
court
Leff L
=
Llong
(7)
long
C grille canal L
( )
(
(
)
)
max Vg
162
14
Capacit grille-canal Vgmax (fA)
210
20
W=10m
tox=2nm
15
1.5 .10
L = -12nm
10
.
Cmax 1 10
14
5 .10
14
15
0
50
40
-40
20
-20
20
20
40
60
40
60
Lg 1000
80
80
100
120
L(nm)
L-L (nm)
L eff (nm)
10000
100
75
50
10012
112
87
62
10000
112
89
60
140
100 120 140 150
Longueur de grille (nm)

Figure 10 : Capacit grille-canal en forte inversion en fonction de la longueur de grille (a) et longueurs de
grille effectives extraites par les deux mthodes (b).
Sur la figure 10 a), on observe bien une linarit de la capacit grille-canal en forte
inversion avec la longueur de grille. Remarquons que la nomenclature pour le signe du
dcalage L est loppose de celle des deux premiers chapitre, c'est--dire que cette fois-ci
une valeur ngative pour L signifie une longueur de grille effective plus grande que la
longueur de grille. Le rsultat des deux mthodes (dcalage constant ou non) est donn dans
la figure 10 b). On remarque la quasi-quivalence des rsultats pour les canaux courts qui
donnent une longueur de grille effective suprieure la longueur de grille denviron 12nm ce
qui est tout fait compatible avec une lithographie e-beam et avec la prsence de poches de
surdopage. Il est remarquable de noter que cette extraction de la longueur de grille na besoin
daucune hypothse sur la mobilit des transistors, et cest exactement ce que nous cherchions
obtenir.
III.2.2 d) : Correction de la capacit Cov,canal
Pour lextraction de la mobilit effective, il sagit maintenant de corriger les mesures
brutes pour enlever la capacit parasite Cov,canal. Comme Cov,canal est indpendante de la
longueur de grille, il suffit de prendre la diffrence entre deux capacits grille-canal de
transistors de longueurs de grille voisines (pour viter un trop grand dcalage de tension de
seuil) et de diviser par la diffrence de leur longueur de grille effective que nous avons pris le
soin dextraire prcdemment (voir III.2.2.c) pour obtenir une capacit grille-canal corrige
par unit de longueur de grille. Ensuite, il suffit de multiplier cette capacit par la longueur de
grille souhaite :
C grille canal (L2 ) C grille canal (L1 )
corrige
C grille
L
(7)
canal (L ) =
(Leff ,2 Leff ,1 )
On peut alors recalculer la charge dinversion avec cette capacit grille-canal corrige,
puis recalculer la charge dinversion et la mobilit effective (voir figure 11).
163

7.10-15
2 .10 -6
2.10
6
15
710
1.646 10
15
L = 50nm
6 .10-15
6.10
5 .10-15
5.10
15
4.10
4 .10-15
Ctot005
15
Mesure brute
C005c
15
15
W=10m
tox=2nm
0
1.5
-1,5
1.5
-11
0.5
00
-0,5
0.5
0,5
Vgc
11

30
30
25
25
27.675
1.5 .10 -6
1,5.10
6
Mesure brute
1 .10 -6
1.10
6
6
resultatn
2 .10-15
2.10
1 .10-15
1.10
L = 50nm
6
resultat
Aprs correction
de Cov,canal
15
3 .10-15
3.10
Aprs correction
de Cov,canal
5 .10 -7
5.10
7
W=10m
tox=2nm
00
1.5
1,5
1.5
1.5
-1,5
0.5
-1
1.5
-0,5
Vgc
0.5
0,5
1.5
1,5
1.5
L = 50nm
20 20
7
resultat
15 15
7
resultatn
10 10
5
Mesure brute
0 1 4
Aprs correction
de Cov,canal
W=10m
tox=2nm
10
000
2 .10 -5 4.10
4 .10 -5 6.10
6 .10 -5 8.10
8 .10 -5 1.10
1 .10 -6 1,2.10
1.2 .10 -6 1,4.10
1.4 .10 -6 1,6.10
1.6 .10 -6 1,8.10
1.8 .10 -6
2.10
6
6
6
resultat , resultatn
1.646 10
-2
Charge dinversion (C cm )
Figure 11 : Capacit grille-canal en forte inversion et charge dinversion en fonction de la tension de

grille (a et b) et mobilit effective en fonction de la charge dinversion (c) avant et aprs correction de
Cov,canal pour le transistor le plus court (L=50nm).
Prenons en exemple le transistor le plus court (L=50nm) car cest celui qui sera le plus
affect par Cov,canal. Sur la figure 11 a) on saperoit que la capacit corrige ne prsente plus
dpaulement et quelle rejoint la capacit brute en forte inversion signe de lcrantage de
Cov,canal en forte inversion. Sur la figure 11 b) on remarque que bien que lorsquon enlve la
capacit Cov,canal on revoit la baisse la charge dinversion, le dcalage en forte inversion des
deux courbes donne la valeur de la pseudo charge dinversion correspondant lintgration de
la capacit parasite Cov,canal. On voit sur la figure 11 c) que cette correction a permis denlever
le dcalage observ sur la figure 7 b) et a permis aussi de rehausser les valeurs de la mobilit
effective car on a revu la baisse les valeurs de la charge dinversion (voir figure 11 b)).
100100
98.236
Aprs correction
de Cov,canal
80
1
resultatn
60
80
L=10m
60
3
resultatn
L=100nm
5
resultatn
40
7
resultatn
L=75nm
40
L=50nm
20
0 1 4
20
10
000
2 .10 -5
2.10
7
7
6
6 .10 -5
8 .10 -5
1 .10 -6
0
2
4
6
resultatn , resultatn , resultatn , resultatn
4 .10 -5
4.10
6.10
8.10
Charge dinversion (C
1.2 .10 -6
1.4 .10 -6
1,4.10
1,2.10
6
1.361 10
-2
cm )
1.10
Figure 12 : Mobilit effective en fonction de la charge dinversion aprs la correction de Cov,canal.
164
Au final, aprs la correction de Cov,canal, si on compare la figure 12 la figure 7 b) nous

avons supprim le dcalage et rendu convergentes lorigine les courbes des transistors sub0,1m. De plus, les valeurs de mobilit effectives ont t rehausses.
III.2.2 e) : Correction de la rsistance srie source-drain Rsd
Pour de transistors aussi courts nous avons vu que le courant de drain est limit par la
rsistance srie source-drain (voir I.4.3), donc si on souhaite avoir la mobilit effective des
porteurs corrige de cette influence pour vraiment voir leur mobilit au niveau du canal
seulement, il faut corriger le courant de drain comme indiqu au paragraphe I.4.3. Pour cela il
a fallu extraire prcdemment la valeur de la rsistance srie source-drain en utilisant la
mthode Fonction Y (voir I.6.2.c)).
35 35
3 .10 -4
3.10
4
33.657
L = 50nm
2.5 .10 -4
2,5.10
2.992 10
2 .10 -4
2.10
4
Id005
1.5 .10
Idc005
Mesure brute
1,5.10-4
1.10-44
5
W=10m
tox=2nm
15 15
-1
0.5
0.5
-0,5
0,5
Vgc
1.5
Aprs correction
de Cov,canal
10 10
10
1.5
-1,5
1.5
L = 50nm
20 20
7
7
resultatnc
Aprs correction
de Rsd
1 .10
00
25 25
resultatn
5 .10 -5
5.10
30 30
1,5
1.5
Aprs correction
de Cov,canal et de Rsd
W=10m
tox=2nm
14
000
2 10 -5
2.10
4 10 -5
4.10
6 10 -5
8 10 -5
6.10
6 8.10 6
resultatn , resultatnc
1 10 -6
1.10
1.2 10 -6
1.4 10 -6
1,4.10
1,2.10
6
1.361 10
cm-2)

Figure 13 : Courant de drain en fonction de la tension de grille (a) et mobilit effective en fonction de la
charge dinversion (b) avant et aprs correction de Rsd pour le transistor le plus court (L=50nm).
On voit bien sur la figure 13 a) que la rsistance srie source-drain fait baisser le courant
de drain pour un transistor court. Si on enlve leffet de Rsd on remarque sur la figure 13 b)
laugmentation attendue de la mobilit effective en forte inversion.
100100
98.236
Aprs correction
80
L=10m
80
L=100nm
1
resultatnc
60
L=75nm
60
3
resultatnc
L=50nm
5
resultatnc
7
resultatnc
40
40
20
20
14
10
000
2 10 -5
2.10
4 10 -5
6 10 -5
8 10 -5
1 10 -6
1.10
4.10
6.10
2 8.10 4
6
0
resultatnc , resultatnc , resultatnc , resultatnc
1.2 10 -6
1.4 10 -6
1,2.10
1,4.10
6
1.361 10
-2
Figure 14 : Mobilit effective en fonction de la charge dinversion aprs les deux corrections.
Au final, aprs la correction de Cov,canal et de Rsd, si on compare la figure 14 la figure

12 b) nous avons rehauss nettement les courbes en forte inversion. Nous avons donc sur la
figure 14 la variation correcte de la mobilit effective dans le canal avec la charge
dinversion.
165
III.2.2 f) : Comparaison avec la mthode Fonction Y

Nous pouvons grce la valeur de la capacit doxyde effective et aux longueurs de
grille effectives extraites prcdemment recalculer la mobilit bas champ en utilisant la
mthode Fonction Y et extrapoler la variation de la mobilit effective avec la charge
dinversion en utilisant la charge dinversion corrige de Cov,canal selon la formule :
0
S2
avec 1 = 1, 0 + Y RSD
eff (Qi ) =
(8)
Q
Vd
1 + 1 ( i
)
C ox ,eff
De plus, on peut enlever linfluence de Rsd en ne gardant que la valeur de 1,0 dans la
formule de la mobilit effective.
L = 50nm
0
50
7
resultatn
7
resultatnc
120
120
120
60
40
60
54.317
Modle Fonction Y
50
Modle Fonction Y
avec Rsd=0
40
L=10m
Aprs correction
100100
L=100nm
L=75nm
f10( Qii10 )
80
fc01( Qii01 )
L=50nm
80
fc0075( Qii0075 )
fc005( Qii005 )
30
)
6
f005 resultatn
6
fc005 resultatnc
10
5
resultatnc
20
W=10m
tox=2nm
Aprs correction
14
000
2 10 -5
2.10
4 10 -5
6 10 -5
8 10 -5
1 10 -6
4.10
6
6 8.10 6
1.10
6
6.10
resultatn , resultatnc , resultatn , resultatnc
40
40
20
20
7
resultatnc
Aprs correction
de Cov,canal
10
10
60
3
resultatnc
20
60
1
resultatnc
30
1.2 10 -6
1.4 10 -6
1,4.10
1,2.10
6
1.361 10
cm-2)
W=10m
tox=2nm
0
0
00
2 .10
2.10-5
7
7
7
6
6
4 .10
6 .10 -5
8 .10 -5
1 .10 -6
1.2 .10 -6
-5
0
2
4
6
Qii10 , Qii01 , Qii0075 , Qii005 , resultatnc , resultatnc , resultatnc , resultatnc
4.10
6.10
8.10
1.10
1,2.10
Figure 15 : Mobilit effective en fonction de la charge dinversion pour le transistor le plus court
(L=50nm) (a) et pour tous les transistors (b) avec comparaison avec le modle Fonction Y.
-6
6
1,4.10
1.4 10
La figure 15 a) montre une trs bonne convergence en forte inversion du modle avec
les corrections successives des mesures pour le transistor le plus court. Et sur la figure 15 b)
nous remarquons que le modle concide bien en forte inversion sur les courbes finales (aprs
les deux corrections) et cela pour tous les transistors. Nous remarquons donc que malgr les
deux corrections, nous diagnostiquons une baisse importante de la mobilit effective aux
courtes longueurs de grille due probablement aux poches de surdopage. Nous claircirons ce
point au paragraphe suivant.
En conclusion, nous venons de prsenter une adaptation de la mthode Split C-V aux
canaux courts pour extraire sparment la longueur de grille effective et la mobilit effective.
Mais pour obtenir des rsultats corrects, il faut faire deux corrections successives dont la
dernire ncessite lextraction au pralable de la rsistance srie source-drain. Ainsi, notre
connaissance, cest la premire fois quest propose une mthode pour mesurer
exprimentalement la mobilit effective dans des transistors ultracourts. Par exemple, la
rfrence [Lochtefeld 2002] prsente aussi une mthode pour obtenir la mobilit effective
dans des transistors MOS ultracourts mais il sagit dextrapolations de mesures capacitives sur
des transistors longs et larges et non de relles mesures sur des dispositifs ultracourts. De
mme la rfrence [Scholten 2001] propose une mthode dextraction de la longueur de grille
effective par comparaison de mesures de capacit grille-substrat en accumulation mais ne
propose rien pour la mobilit.
III.3 : Rsultats sur les pMOS SiGe

Comme historiquement cest pour les transistors SiGe qua t mise au point la mthode
Split C-V canaux courts, nous commencerons par prsenter les rsultats de cette mthode sur
166
ces dispositifs. Prcisons tout de suite que cette mthode a t applique la plaque SiGe et
la plaque rfrence du lot pour confirmer les rsultats obtenus sur la mobilit bas champ
sur ce lot (voir II.4.2 b)).
De plus, comme indiqu au paragraphe II.4.2 b) le fait davoir pour ce lot des plaques
jumelles sans poches de surdopage implantes nous a permis dtudier aussi limpact des
poches de surdopage sur la mobilit.
III.3.1 : tude de la mobilit effective pour le lot

Commenons par montrer pour information les capacits grille-canal mesures des
quatre plaques du lot .
1,00E-11
1.10-11
1,00E-11
1.10-11
Si sans poches
SiGe sans poches
1,00E-12
1.10-12
1,00E-12
1.10-12
L=10m
1,00E-13
1.10-13
L=75nm
1,00E-14
1.10-14
L=10m
1,00E-13
1.10-13
L=100nm
L=100nm
L=75nm
1,00E-14
1.10-14
L=50nm
L=50nm
1,00E-15
1.10-15
1,00E-15
1.10-15
1,00E-16
1.10-16
1,00E-16
1.10-16
1,00E-17
1.10-17
-1,5
-1,5
-1
-1
1,00E-11
1.10-11
-0,5
-0,5
00
0,5
0,5
11
1,5
1,5
1,00E-17
1.10-17
-1,5
-1,5
-1
-1
1,00E-11
1.10-11
Si avec poches
1,00E-12
1.10-12
-0,5
-0,5
00
0,5
0,5
11
1,5
1,5
SiGe avec poches
1,00E-12
1.10-12
L=10m
1,00E-13
1.10-13
L=75nm
1,00E-14
1.10-14
L=10m
1,00E-13
1.10-13
L=100nm
L=100nm
L=75nm
1,00E-14
1.10-14
L=50nm
L=50nm
1,00E-15
1.10-15
1,00E-15
1.10-15
1,00E-16
1.10-16
1,00E-16
1.10-16
1,00E-17
1.10-17
-1,5
-1,5
-1
-1
-0,5
-0,5
00
0,5
0,5
11
1,5
1,5
1,00E-17
1.10-17
-1,5
-1,5
-1
-1
-0,5
-0,5
00
0,5
0,5
11

Figure 16 : Capacits grille-canal en fonction de la tension de grille pour les quatre plaques du lot .
1,5
1,5
Bien que ce ntait pas forcment indispensable, nous avons donn sur la figure 16 les
mesures de capacits grille-canal pour les quatre plaques afin de montrer quil y a bien
chaque fois la prsence de la capacit parasite Cov,canal et que celle-ci est bien indpendante de
la longueur de grille quelque soit la plaque. On remarque aussi que les capacits ont lair de
suivre la surface des transistors. Pour confirmer cela regardons les valeurs de longueur de
grille effectives extraites (voir Tableau 1).
Si
SiGe
L(m)
avec poches sans poches avec poches sans poches
10
10
10
10
10
0,1
0,108
0,099
0,112
0,104
0,075
0,086
0,078
0,084
0,08
0,05
0,059
0,048
0,06
0,052
Tableau 1 : Longueurs de grille effectives extraites pour les quatre plaques du lot .
167
On remarque sur le tableau 1 que les longueurs de grille effectives sont trs proches des
longueurs de grille physique signe de lefficacit de la lithographie e-beam. On note des
valeurs trs lgrement plus leves pour les transistors SiGe par rapport aux transistors de
rfrence, ceci peut sexpliquer par le fait que la canal soit enterr, donc cette distance de
linterface Si/SiO2, les jonctions source et drain sont un peu plus loignes qu linterface.
On note aussi que les transistors de rfrence avec poches de surdopage prsentent une plus
grande longueur de grille effective que leurs homologues dpourvus de poches de 10nm en
moyenne. Ceci sexplique par le surplus de charges contrles par la grille amenes par les
poches qui joue le mme rle quune extension de la longueur de grille. Dailleurs on
remarque que cette diffrence nest que de 7nm en moyenne pour les transistors SiGe, ce qui
peut sexpliquer par le fait que la couche de SiGe fasse barrire aux atomes dArsenic des
poches de surdopage dont une partie se retrouve bloque sous la couche SiGe. Donc les
poches joueront moins le rle dextension virtuelle de la longueur de la grille que pour les
transistors de rfrence.
Passons maintenant la mobilit effective aprs bien avoir effectu les corrections
ncessaires (voir figure 17).
140
140
140
Si sans poches
120120
L=10m
L=100nm
100100
L=75nm
1
resultatn
80
3
resultatn
140
140
140
80
60
40
40
20
20
40
40
L=10m
L=100nm
20
L=75nm
20
L=50nm
10
2 .10 -5
7
2.10
4 .10 -5
7
4.10
7
7
6
6
6 .10 -5
8 .10 -5
1 .10 -6
1.2 .10 -6
0
2
4
6
6.10
8.10
1,2.10 1,4.10
(C cm-2)
1.10
Charge dinversion
140
140
140
1.4 .10 -6
000
1,6.10-6
1.6 10
2 .10 -5
2.10
4 .10 -5
4.10
Si avec poches
120120
L=10m
L=100nm
100100
L=75nm
1
resultatnc
80
L=50nm
5
resultatnc
7
7
6
6
6 .10 -5
8 .10 -5
1 .10 -6
1.2 .10 -6
0
2
4
6
6.10
8.10
60
40
40
20
20
00
000
SiGe avec poches
100100
1
resultatn
80
3
resultatn
80
L=10m
4 10 -5
4.10
7
7
6
6 .10 -5
8 .10 -5
1 .10 -6
1.2 .10
0
2
4
6
resultatnc , resultatnc , resultatnc , resultatnc
6.10
8.10
1.10
1.4 10 -6
-6
1,6.10
1,2.10-6 1,4.10
6
1.6 10
-2
L=100nm
60
60
40
40
20
20
7
resultatn
2 10 -5
2.10
120120
5
resultatn
60
1.4 .10 -6 1,6.10

1.6 .10 -6
1,2.10 1,4.10
6
1.465 10
(C cm-2)
1.10
Charge dinversion
140
140
140
0
0
60
0 1 4
0 1 4
7
resultatnc
80
60
7
resultatn
10
80
80
3
resultatn
5
resultatn
60
3
resultatnc
100100
1
resultatn
L=50nm
5
resultatn
7
resultatn
SiGe sans poches
120120
0 1 4
L=75nm
L=50nm
10
000
2 .10 -5
2.10
7
4 .10 -5
4.10
7
7
7
6
6
6 .10 -5
8 .10 -5
1 .10 -6
1.2 .10 -6
0
2
4
6
6.10
8.10
1.10
1.4 .10 -6 1,6.10-6

1,2.10 1,4.10
6
6

Figure 17 : Mobilits effectives en fonction de la charge dinversion pour les quatre plaques du lot .
1.6 10
Commentons la figure 17 :
Si on regarde les deux plaques de rfrence, on se rend compte quimplanter des
poches de surdopage entrane une baisse significative de la mobilit pour les
transistors courts. On remarque aussi que mme pour les transistors censs tre
sans poches de surdopage, il y a une lgre dgradation de la mobilit bas
champ aux courtes longueurs de grille due ce que lon a appel des poches
naturelles et d peut-tre des dfauts cres lors du processus de fabrication des
transistors, notamment lors de limplantation des zones HDD source et drain.
168
Ainsi, nous confirmons les conclusions prsentes au paragraphe II.4.2 b). On

remarque de plus que ce phnomne est plus important encore dans les
transistors SiGe.
Si on regarde les plaques sans poches, on voit trs bien le gain en mobilit pour
le transistor long SiGe par rapport son homologue rfrence. On saperoit
aussi de la perte de ce gain aux courtes longueurs de grilles.
Pour mieux se rendre compte de ces tendances regardons la mobilit effective par
longueur de grille donne (voir figure 18).
70
70
L = 10m
140
140
120
120
100
100
80
60
Si sans poches
40
Si avec poches
SiGe sans poches
20
00
SiGe avec poches
2.10-5
4.10-5
50
50
8.10-5
Si sans poches
40
Si avec poches
30
20
10
SiGe sans poches

SiGe avec poches
00
1.10-6 1,2.10-6 1,4.10-6 1,6.10-6

dinversion (C cm-2)
6.10-5
L = 55nm
60
2E-07 4E-07 6E-07 8E-07 1E-06 1E-06 1E-06 2E-06
00
2.10-5 4.10-5 6.10-5 8.10-5 1.10-6 1,2.10-6 1,4.10-6 1,6.10-6

2E-07
4E-07 6E-07 8E-07 1E-06 1,2E-06 1,4E-06 1,6E-06
Charge
Figure 18 : Mobilits effectives en fonction de la charge dinversion pour le transistor long (L=10m) a)
et pour le transistor le plus court (L=50nm) b) pour les quatre plaques du lot .
180
160
140
Mobilit bas champ (cm2 V-1s-1)
Sur la figure 18 a) on caractrise bien le gain en mobilit espr pour le transistor long
(L=10m) SiGe par rapport au transistor long de rfrence. On note aussi le faible impact des
poches de surdopage cette longueur de grille. La figure 18 b) nous confirme que le gain en
mobilit est perdu pour la plus courte des longueurs de grille, la courbe SiGe sans poches
rejoignant celle de son homologue rfrence. On remarque aussi que rajouter des poches
amplifie ce phnomne.
Si on compare ces courbes avec une extrapolation partir des rsultats de la mthode
fonction Y en incluant les longueurs de grille effectives, nous obtenons un trs bon accord. On
peut donc regarder la variation de la mobilit bas champ avec la longueur de grille (voir
figure 19).
Si sans poches
Si avec poches
SiGe sans poches
SiGe avec poches
120
100
80
60
40
20
0
0,01
0,1
10
180
160
Transistors en batterie
Mthode Fonction Y
140
Transistors isols
SiGe
120
100
Si
80
60
40
20
0
0,01
0,1
10

Figure 19 : Mobilit bas champ en fonction de la longueur de grille pour les quatre plaques du lot (a)
et comparaison avec les rsultats avec Fonction Y sur les plaques avec poches (b).
Ainsi, la figure 19 a) contient tous les commentaires prcdents sur le gain en mobilit
des transistors SiGe et sur leffet des poches de surdopage. On peut donc comparer les
rsultats obtenus sur les plaques avec poches avec les rsultats prcdents sur ces plaques
prsents au paragraphe II.4.2 b) et nous trouvons un excellent accord car lhypothse
169
dgalit de la longueur de grille effective et de la longueur de grille physique est une bonne
approximation (voir tableau 1).
En conclusion la mthode Split C-V canaux court a confirm les tendances observes
sur la mobilit bas champ au chapitre prcdent pour les dispositifs SiGe. A partir de l,
nous avons voulu comprendre pourquoi et comment la mobilit tait dgrade par les poches
et pourquoi on perdait le gain en mobilit aux courtes longueurs de grille. Cest dans cette
optique que nous avons appliqu notre mthode Split C-V canaux courts basse temprature.
III.3.2 : tude basse temprature [Romanjek 2004a]

En effet, comme nous lavons vu au paragraphe I.3.4 la mobilit dpend de diverses
interactions qui chacune dpendent de la temprature. En faisant varier la temprature, nous
teignons ou augmentons linfluence dune interaction par rapport une autre caractrisant
ainsi par exemple la prsence de dfauts le long du canal. Donc, cest pourquoi nous avons
refait les mesures prsentes au paragraphe prcdent en faisant varier la temprature.
III.3.2 a) : Mesures de la mobilit effective basse temprature
400
400
350
350
Si avec poches
L = 10m
300
300
T = 300K
T = 250K
T = 200K
250
250
T = 150K
T = 100K
200
200
T = 50K
150
150
100
100
50
50
00
0
2.10-5
4.10-5
6.10-5
8.10-5
1.10-6
1,2.10-6
0,00E+00
2,00E-07
4,00E-07
6,00E-07
8,00E-07
1,00E-06
1,20E-06
cm-2)
Afin de montrer que la mthode Split C-V marche aussi basse temprature, la figure
20 donne un exemple de rsultat obtenu diverses tempratures.
40
40
Si avec poches L = 50nm
35
30
25
20
T = 300K
T = 250K
15
T = 200K
T = 150K
10
T = 100K
T = 50K
55
00
2.10-5
2E-07
4.10-5
4E-07
6.10-5
6E-07
8.10-5
8E-07
1,2.10-6 1,4.10-6
1,2E-06 1,4E-06
-2
cm )
1.10-6
1E-06
Figure 20 : Mobilit effective en fonction de la charge dinversion pour le transistor long (L=10m) (a) et
pour le transistor le plus court (L=50nm) (b) diverses temprature pour la plaque rfrence avec
poches.
Reprenons la cas de la plaque rfrence avec poches qui, au passage, tait celle qui a
illustr la mthode Split C-V canaux courts au paragraphe III.2.2. Sur la figure 20 a) on
observe, pour le transistor long, une augmentation rgulire de la mobilit effective lorsquon
diminue la temprature. Ce rsultat est classique car lorsquon diminue la temprature on
baisse les interactions avec les phonons (voir I.3.4 a)) augmentant alors la mobilit effective
bas champ (voir figure 8 du chapitre I). Par contre, pour le transistor le plus court, le rsultat
est trs diffrent : la mobilit augmente lgrement jusqu 150K puis a tendance diminuer
lgrement (voir figure 20 b)). Ainsi, en liminant les interactions avec les phonons, on met
en vidence un phnomne qui limite la mobilit mme basse temprature. Comme il y a
des poches de surdopage, on peut incriminer les interactions coulombiennes avec les dopants
des poches. Nous reviendrons sur ce point plus tard (voit III.3.2.b). Pour y voir plus clair,
nous avons compar les courbes de mobilits effectives avec une extrapolation via la mthode
Fonction Y (comme expliqu au III.2.2.f) et nous avons trouv un excellent accord. Ceci
nous permet alors de tracer la mobilit bas champ en fonction de la temprature. Au
170
700
passage, notons que les valeurs de longueurs effectives extraites sont quasiment
indpendantes de la temprature, les variations observes sont de 1 2nm et peuvent sinclure
dans la marge derreur de la mthode.
Si sans poches
600
L=10m
500
L=100nm
L=75nm
400
L=50nm
300
200
100
0
0
50
100
150
200
250
700
SiGe sans poches
600
L=10m
500
L=100nm
400
L=75nm
L=50nm
300
200
100
0
0
300
50
700
Si avec poches
600
L=10m
500
L=100nm
L=75nm
400
L=50nm
300
200
100
0
0
50
100
150
200
100
150
200
250
300
Temprature (K)
Temprature (K)
250
300
700
SiGe avec poches
600
L=10m
500
L=100nm
400
L=75nm
L=50nm
300
200
100
0
0
50
100
150
200
250
300
Temprature (K)
Temprature (K)
Figure 21 : Mobilits bas champ en fonction de la temprature pour les quatre plaques du lot .
La figure 21 est une figure clef pour comprendre ce qui se passe dans ces transistors. En
effet, si on regarde la plaque rfrence sans poches, on remarque un bon paralllisme des
mobilits bas champ pour les trois transistors ultra courts par rapport au transistor long
jusqu 150K ; en de la mobilit bas champ a tendance saturer pour les trois transistors
ultracourts. Cela veut dire que mme pour la plaque rfrence sans poches, il y a des dfauts
qui limitent la mobilit bas champ, nous retrouvons notre hypothse de poches naturelles et
de dfauts cres lors du processus de fabrication des MOSFETs notamment lors de
limplantation HDD source et drain maintes fois voque. Si on regarde leffet des poches en
comparant les deux plaques rfrence, il apparat clairement que les poches entranent une
saturation de la mobilit supplmentaire aux courtes longueurs de grille. Si on regarde leffet
de la conduction dans un canal enterr SiGe en comparant les plaques sans poches, on
remarque en plus de la perte du gain en mobilit aux courtes longueurs de grille une saturation
de la mobilit supplmentaire aux courtes longueurs de grille. Si on combine les deux
paramtres, la figure 21 d) montre bien que les deux effets sadditionnent ; en clair cest la
plaque SiGe avec poches qui prsente la saturation la plus forte.
171
700
L = 10m
600
Si sans poches
500
Si avec poches
SiGe sans poches
400
SiGe avec poches
300
200
100
0
0
50
100
150
200
Temprature (K)
250
300
200
Si sans poches
L = 50nm
180
Si avec poches
SiGe sans poches
160
SiGe avec poches
140
120
100
80
60
40
20
0
0
50
100
150
200
250
300
Temprature (K)
Figure 22 : Mobilit bas champ en fonction de la temprature pour le transistor long (L=10m) (a) et
pour le transistor le plus court (L=50nm) (b) pour les quatre plaques du lot .
Pour le transistor long (voir figure 22 a)), on remarque que les poches ne jouent pas sur
la mobilit bas champ mais surtout que le gain en mobilit est prserv au moins jusqu
50K, ce qui signifie bien que lon a un gain en masse effective des trous lorsquon conduit
dans une couche SiGe par rapport une couche Si. Pour le transistor le plus court, la figure 22
b) montre bien quil y a un plateau de la mobilit basse temprature mme pour la plaque
rfrence sans poches. La valeur de ce plateau est nettement plus basse si on rajoute des
poches, elle diminue aussi si on conduit dans une couche SiGe et si on combine les deux
paramtres, la mobilit bas champ devient quasiment indpendante de la temprature.
Donc nous venons de caractriser la prsence de dfauts limitant la mobilit bas
champ dans les transistors ultracourts. Il serait utile de pouvoir modliser limpact de dfauts
de telle ou telle nature sur le comportement de la mobilit bas champ avec la temprature.
III.3.2 b) : Modlisation du comportement en temprature des dfauts
Nous avons utilis un modle trs simple du comportement de la mobilit bas champ
avec la temprature en incluant des dfauts en utilisant une loi de Mathiessen (voir I.3.4) :
1
1
1
1
=
+
+
(9)
0 (T ) phonons (T ) coulomb (T ) neutre (T )
Avec (voir I.3.4) :
phonon (T ) = A.(300 T ) : cest la mobilit due linteraction avec les phonons.
coulomb (T ) = B.T : cest la mobilit due linteraction avec des centres

coulombiens, c'est--dire des dfauts chargs.
neutre (T ) = C : cest la mobilit due linteraction avec des dfauts neutres.
o A, B et C sont des constantes que lon ajustera pour caler les courbes exprimentales
notre modle, la valeur des constantes nous donnera limportance de limpact dun type de
mobilit par rapport lautre.
172

700700
700
700
700
700
600
600
010w3
L=10m
500
500
001w3
00075w3
0005w3
00075w3fc( a)
0005w3fc( a200
) 200
100
100
00
0
50
50
100
100
150
150
Temp , Temp , Temp , Temp , a
200
200
250
250
100100
3.433
300
300
Temprature (K)
L=10m
500
500
001w3
100
100
150
150
200
200
250
300
300
250
300
Temprature (K)
L=75nm
010w3fc( a)
L=10m
500
500
001w3
00075w3
0005w3
L=100nm
400
400
L=75nm
010w3fc( a)
L=50nm
300
300
001w3fc( a)
SiGe avec poches

600
600
010w3
L=100nm
400
400
Si avec poches
L=50nm
300
300
001w3fc( a)
00075w3fc( a)
00075w3fc( a)
0005w3fc( a200
) 200
0005w3fc( a200
) 200
100
100
50
50
700
600
600
3.408
00
700
700
700
700
0005w3
300
700
00075w3
L=50nm
300
001w3fc( a)300
0005w3fc( a200
) 200
010w3
L=75nm
010w3fc( a)
00075w3fc( a)
400
400
0005w3
001w3fc( a)
3.5
L=100nm
00075w3
L=50nm
300
300
L=10m
500500
001w3
L=75nm
010w3fc( a)
600600
010w3
L=100nm
400
400
SiGe sans poches
Si sans poches
00
0
50
50
100
100
150
150
200
200
250
250
300
300
300
100
100
3.134
00
0
50
50
100
100
150
150
200
200
250
250
Temprature (K)
Temprature (K)
Figure 23 : Comparaison entre les mesures de mobilits bas champ en fonction de la temprature
(symboles) et le modle (lignes) pour les quatre plaques du lot .
300
300
300
La figure 23 montre que ce modle simple arrive tout de mme bien reproduire les
mesures exprimentales au moins jusqu 50K, en de il faudrait utiliser un modle plus
complexe tenant compte de la dgnrescence statistique des bandes de valences. Il faut bien
sur expliquer comment on est arriv caler le modle avec les points exprimentaux.
L=10m
Si avec poches Si sans poches SiGe avec
SiGe sans
poches
poches
A(cm2 /Vs)
113
114
160
160
40
40
30
30
B(cm2 /VsK)
/
/
/
/
C(cm2 /Vs)
L=50nm
SiGe sans
Si avec poches Si sans poches SiGe avec
poches
poches
A(cm2 /Vs)
113
114
160
160
4
4
4
4
B(cm2 /VsK)
/
130
180
40
C(cm2 /Vs)
Tableau 2 : Valeurs utilises pour les trois paramtres du modle de mobilit bas champ pour le
transistor le plus long (L=10m) et le plus court (L=50nm) pour les quatre plaques du lot .
Le tableau 2 montre les valeurs des paramtres A, B et C utilises pour caler le modle.
Tout dabord, pour le transistor long nous avons considrer que la composante phonon cale
avec la valeur extraire 300K pour tenir compte du gain en mobilit pour les transistors SiGe,
nous avons ajout tout de mme une lgre contribution coulombienne. Nous navons pas
ajout de composantes avec lajout de poches car elles ne jouent pas de telles longueurs de
grille. Puis, nous sommes pass aux transistors courts en gardant la mme composante phonon
que le transistor long. Par contre, nous avons accentu la composante coulombienne pour la
173
plaque rfrence sans poches pour tenir compte des poches naturelles. Puis on a encore
accentu cette composante pour la plaque rfrence avec poches car les poches sont
constitues de dopants ioniss. De plus, nous avons rajout une lgre composante neutre
pour tenir compte des dfauts crs lors de limplantation des poches. Pour les transistors
SiGe sans poches, nous avons accentu la composante coulombienne et rajout une lgre
composante neutre par rapport la plaque rfrence sans poches. Et finalement, pour la
plaque SiGe avec poches, nous avons du rajouter une forte composante neutre pour caler les
points exprimentaux qui peut sexpliquer par des dfauts crs lors de limplantation des
poches travers la couche SiGe (car on implante les poches aprs les pitaxies, et sous la
couche SiGe).
Ainsi, avec un simple modle de dfauts, nous pouvons expliquer le comportement de la
mobilit bas champ des quatre plaques du lot .
III.3.3 : Conclusion sur les pMOS SiGe

Dans cette partie consacre aux transistors Silicium Germanium, nous avons suivi le
dveloppement dune mthode pour mesurer efficacement la longueur de grille effective et la
mobilit effective sur des dispositifs ultracourts. Cette mthode a permis de valider les
hypothses et de confirmer les conclusions que nous avons tir sur ce type de dispositifs au
chapitre prcdent. En parallle, cette mthode nous a permis de valider ltude faite au
chapitre prcdent sur limpact des poches de surdopage sur la mobilit. Lapplication de
cette mthode basse temprature a permit de caractriser les dfauts responsables de la
dgradation de la mobilit observe au chapitre prcdent sur les dispositifs avec poches et/ou
canal enterr SiGe. Nous pouvons maintenant dire avec confiance que :
Lorsquon implante des poches de surdopage on cre des dfauts et linteraction
des porteurs du canal avec les dopants des poches et ces mmes dfauts
dgradent la mobilit de ces porteurs et cela dautant plus que le transistor sera
court.
Lorsquon a un canal enterr en alliage Silicium Germanium, la mobilit de ces
porteurs est dgrade aux courtes longueurs de grille par des dfauts et on perd
le gain en mobilit observ aux grandes longueurs de grille. Mais on souponne
toujours un relchement de la contrainte exerce sur la couche enterre SiGe par
relaxation de cette couche vers les zones HDD source et drain. Cette relaxation
pourrait gnrer les dfauts que lon observe basse temprature moins que ce
soit eux qui soient lorigine de la relaxation. En tout cas, cela peut expliquer
pourquoi on se retrouve plus bas en mobilit pour les transistors courts SiGe par
rapport leurs homologues rfrence ce qui ne peut sexpliquer uniquement par
un relchement de la contrainte. La question reste en suspens tant que lon ne
pourra mesurer les contraintes et les dfauts dans le canal dun transistor
ultracourt.
Au final, la mthode Split C-V canaux courts nous a permis dclaircir les mcanismes
contrlant la mobilit des transistors Silicium Germanium.
III.4 : Rsultats sur les nMOS Si:C

Ayant notre disposition une mthode pour mesurer la mobilit dans les canaux courts,
nous avons dcid de lessayer sur les transistors nMOS Si:C du lot B. Prcisons tout de suite
qu cause de lpitaxie non slective de la couche Si:C est apparue une capacit parasite
174
importante au niveau des via source et drain qui a gn le calcul de la mobilit effective. De
plus les fuites de jonction source et drain ont-elles aussi gn ce calcul. Donc lextraction de
la mobilit effective a t nettement plus dlicate et les conclusions seront donc plus nuances
dans ce paragraphe.
III.4.1 : tude de la mobilit effective pour le lot B

Commenons par donner un exemple des capacits extraites (voir figure 24).
-11
1E-11
1.10
-12
1E-12
1.10
L=10m
-11
1E-11
1.10
pitaxie Si sans poches

L=100nm
-13
1E-13
1.10
L=75nm
L=50nm
-14
1E-14
1.10
-15
1E-15
1.10
-16
1E-16
1.10
-17
1.10
1E-17
-1,5
-1,5
-1
-1
-0,5
-0,5
00
0,5
0,5
11
L=10m
-13
1E-13
1.10
L=75nm
L=100nm
L=50nm
-14
1E-14
1.10
-15
1E-15
1.10
-16
1E-16
1.10
-17
1.10
1E-17
-1,5
-1,5
1,5
1,5
Si:C 14nm/3nm 1,1% 600C/3nm
-12
1E-12
1.10
-1
-1
00
-0,5
-0,5
0,5
0,5
11

Figure 24 : Capacits grille-canal en fonction de la tension de grille pour deux plaques du lot B.
1,5
1,5
La figure 24 donne deux exemples de capacits mesures sur une batterie de transistors
isols de 10m de largueur de grille. On remarque bien la prsence de la capacit parasite
Cov,canal et on vrifie toujours son indpendance vis vis de la longueur de grille (voir III.2.2
b)). Donc nous pourrons appliquer notre mthode Split C-V court avec une diffrence
cependant, nous prendrons comme capacit doxyde effective le maximum de la capacit
grille-canal du transistor long (L=10m) et non plus la valeur fort Vg car on na plus un
plateau fort Vg mais une lgre diminution. Ce phnomne a t observ pour des oxydes
ultrafins [Gilibert 2004] et comme notre oxyde vaut 1,5nm, on commence observer cette
baisse. Nanmoins il est trs surprenant de constater sur la figure 24 que cette baisse est
prsente aussi sur les capacits grille-canal des transistors ultracourts car si on incrimine la
valeur du courant de grille, cela nest plus valable pour ces transistors ultracourts car celui-ci
se retrouve plusieurs dcades en dessous du courant de drain, transistors isols oblige. Ce
point reste mystrieux surtout que peu de mesures de capacits ont t faites sur des canaux
courts oxyde ultrafin. Nous en reparlerons au paragraphe de ce chapitre consacr aux
transistors ultracourts oxyde ultrafin (voir III.5.1).
1000
1000
Si sans poches
900
900
L=10m
800
800
L=100nm
700
700
L=75nm
600
600
L=50nm
400
500
500
400
300
300
200
200
100
100
0
2.10-5
2E-07
4.10-5
4E-07
6.10-5
6E-07
8.10-5
8E-07
1.10-6
1,2.10-6 1,4.10-6
1E-06 1,2E-06 1,4E-06
cm-2)
1000
1000
Si:C 14nm/3nm 1,1% 600C/3nm
900
900
L=10m
800
800
L=100nm
700
700
L=75nm
600
600
L=50nm
400
500
500
400
300
300
200
200
100
100
0
2.10-5
2E-07
4.10-5
4E-07
6.10-5
6E-07
8.10-5
8E-07
1.10-6
1,2.10-6 1,4.10-6
1E-06 1,2E-06 1,4E-06
cm-2)
Figure 24 : Mobilit effective en fonction de la charge dinversion pour deux plaques du lot B.
175
A cause des problmes noncs prcdemment, on saperoit sur la figure 24 que les
courbes pour les deux transistors les plus courts nont pas un trs bon comportement faible
charge dinversion. Nanmoins nous pouvons valider la valeur de la mobilit bas champ en
comparant avec une extrapolation via la mthode Fonction Y (comme expliqu au III.2.2.b).
1200
1000
Si avec pitaxie
Si:C 10nm/7nm 1,1% 550C/3nm
Si:C 10nm/7nm 1,1% 600C/3nm
Si:C 14nm/3nm 1,1% 550C/3nm
800
Si:C 6/7nm 0,3% 600C/7nm

Si:C 11nm/7nm 1,4% 600C/2nm
600
400
200
0
0,01
0,1
10

Figure 25 : Mobilit bas champ en fonction de la charge dinversion pour les plaques du lot B.
Remarquons au pralable que nous navons pas toujours utilis les mmes plaques que
lors de ltude au paragraphe II.3.2 c), cette fois-ci nous avons pris une rfrence avec
pitaxie pour avoir une meilleure comparaison et nous avons pris toutes les plaques avec des
poches de surdopage afin de ne pas introduire de confusion possible.
La figure 25 confirme ce que nous avions conclu au paragraphe II.3.2 c) sur la mobilit
bas champ des transistors Si:C du lot B. Par exemple, on remarque que pour les transistors
sub-0,1m, le fait de passer de 600C 550C a permis de gagner en mobilit bas champ en
diminuant le pourcentage datomes de Carbone se plaant en sites interstitiels. Remarquons
sur la figure 25 que pour la plaque Si:C 1,1% de Carbone avec 7nm dpaisseur pour la
couche Si:C 550C, la mobilit bas champ pour les transistors sub-0,1m est quasiment
gale celle des transistors de rfrence alors que pour toutes les autres plaques on est en
dessous. Au passage, notons que cette fois-ci nous avons pris la plaque avec des poches de
surdopage pour pouvoir la comparer efficacement avec les autres plaques. On remarque par
contre que pour cette plaque, la mobilit bas champ pour le transistor long est nettement
plus faible que celle du transistor rfrence quivalent. Cela veut dire que la couche Si:C cre
des dfauts visibles sur le transistor long mais elle permet de bloquer les poches, donc la
mobilit bas champ se dgrade moins que pour les transistors rfrence quivalents ; ainsi
aux longueurs sub-0,1m nous arrivons garantir la mme mobilit bas champ que les
transistors de rfrence. Ainsi la figure 25 montre quen choisissant bien les paramtres
technologiques des transistors Si:C, on peut garder un bon transport pour les transistors les
plus courts. Tout le souci sera de trouver un quilibre entre performance en tenue de tension
de seuil et transport lectrique.
III.4.2 : Conclusion sur les nMOS Si:C

La mthode Split C-V canaux courts nous a permis de confirmer que lutilisation dune
couche Si:C cre des dfauts qui gnent le transport lectrique mme aux grandes longueurs
de grille mais que selon les paramtres technologiques de ces transistors nous pouvons garder
un bon transport lectrique aux plus courtes longueurs de grille grce la proprit de barrire
de diffusion de la couche Si:C. Cette tude nous a confirm que pour les transistors Si:C (voir
176
figure 25) les forts pourcentage de carbone entranent une plus forte dgradation de la
mobilit bas champ et quune baisse de la temprature de croissance de la couche Si:C est
bnfique cette mme mobilit. Ce lot servait principalement tester ces deux paramtres
technologiques. Avec les forts pourcentages de Carbone, un gain en mobilit tait attendu au
vu de la contrainte en tension que cela amne (voir Annexe C) mais cette tude a permis de
confirmer que ce gain tait masqu par la baisse de mobilit engendre par les dfauts dus aux
atomes de Carbone en sites interstitiels qui est accentue lorsquon augmente le pourcentage
de Carbone. Avec les rsultats sur la tenue en tension de seuil, on peut dire que baisser la
temprature de croissance de la couche Si:C est une bonne solution garder pour les lots
suivants mais que par contre, lemploi de forts pourcentages de Carbone entranant plus de
perte au niveau transport lectrique canaux courts que de gain en tenue en tension de seuil, il
nest pas trs utile de garder un fort pourcentage de Carbone pour les lots suivants. Cest
dailleurs un plus faible pourcentage de Carbone qui a t choisi pour le lot suivant sorti lors
de la rdaction de ce mmoire [Ducroquet 2004b].
III.5 : Rsultats sur les MOS n et p oxyde ultra fin

Au chapitre prcdent, nous avons conclu une baisse de la mobilit bas champ avec
la diminution de la longueur de grille, cette dgradation saccentuant au fil des gnrations
(voir II.2.3 d)). Pour confirmer cette analyse, nous avons dcid dappliquer la mthode
Split C-V canaux courts ces dispositifs.
III.5.1 : tude de la mobilit effective pour le lot GRI

Pour commencer, montrons les capacits grille-canal mesures. Auparavant, rappelons
que ces dispositifs ont un oxyde de grille de seulement 1,2nm et que les longueurs de grille
des transistors isols utiliss ne sont pas exactement les mmes dun lot lautre (voir II.1.2
d)) mais par contre la largeur de grille quant elle vaut toujours 10m. Comme il y avait une
gnration de dcalage entre les nMOS et les pMOS, nous ne montrerons pas les rsultats
pour le transistor pMOS le plus court (L=55nm).
-11
1E-11
1.10
nMOS
-12
1E-12
1.10
L=10m
-11
1E-11
1.10
L=285nm
L=150nm
-13
1E-13
1.10
L=55nm
-14
1E-14
1.10
-15
1E-15
1.10
-16
1.10
1E-16
-1,5
-1,5
-1
-1
-0,5
-0,5
00
0,5
0,5
11
1,5
1,5
pMOS
-12
1E-12
1.10
L=10m
L=285nm
L=150nm
-13
1E-13
1.10
-14
1E-14
1.10
-15
1E-15
1.10
-16
1.10
1E-16
-1,5
-1,5
-1
-1
-0,5
-0,5
00
0,5
0,5
11
1,5
1,5

Figure 26 : Capacits grille-canal en fonction de la longueur de grille pour les transistors isols du lot
GRI nMOS (a) et pMOS (b).
Nous retrouvons aussi sur cette architecture la capacit parasite Cov,canal et nous vrifions
toujours son invariance avec la longueur de grille (voir figure 26). Donc nous pourrons
appliquer sans peine la mthode Split C-V canaux courts. Nanmoins, nous remarquons une
baisse progressive de la capacit grille-canal en forte inversion, que nous avions dj obtenu
177
cela lors du paragraphe consacr au nMOS Si:C (voir III.3.1). Mais ici cette baisse est
accentue car loxyde est encore plus fin (1,2nm au lieu de 1,5nm).
-12
1,8E-12
1,8.10
3E-14-14
3.10
L = 10m
-12
1,4E-12
1,4.10
-12
1,2E-12
1,2.10
-12
1E-12
1.10
-13
8E-13
8.10
nMOS
-13
6E-13
6.10
pMOS
-13
4E-13
4.10
-13
2.10
2E-13
0
-1,5
-1,5
L = 150nm
2,5E-14-14
2,5.10
-12
1,6E-12
1,6.10
-1
-1
-0,5
-0,5
00
0,5
0,5
11
1,5
1,5
2E-14-14
2.10
1,5E-14-14
1,5.10
nMOS
pMOS
1E-14-14
1.10
5E-15-15
5.10
0
-1,5
-1,5
-1
-1
-0,5
-0,5
00
0,5
0,5
11
1,5
1,5

Figure 27 : Capacits grille-canal en fonction de la longueur de grille pour deux transistors isols du lot
GRI L=10m (a) et L=150nm (b).
Cest ce que confirme la figure 27. Si on regarde le transistor long (voir figure 27 a)), on
saperoit quil y a une baisse progressive de la capacit grille-canal lorsquon va vers la forte
inversion, cela autant pour le nMOS que pour le pMOS. Plusieurs tudes ont t menes pour
comprendre do vient cette baisse, plusieurs hypothses existent : polydpltion ? courant de
fuite vers la grille ? rsistances daccs ? etc. Par exemple la rfrence [Gilibert 2004]
montre un modle bas sur leffet du courant de grille et des rsistances daccs qui
expliquerait cette baisse. Mais le plus surprenant est de constater que cette baisse est prsente
dans les transistors ultracourts (voir figure 27 b)), or si elle est due au courant de grille, elle
devrait disparatre ces longueurs de grilles car dans ce cas, pour des transistors isols
ultracourts, le courant de grille se retrouve plusieurs dcades en dessous du courant de drain
en forte inversion. A notre connaissance, il ny a pas eu encore dtude et de modlisation de
cet effet base sur des mesures exprimentales de capacits sur des canaux ultracourts. A
notre avis, il serait impratif de lancer ce type dtude pour vraiment comprendre ce qui se
passe dun point de vue capacitif dans les transistors MOS dcananomtriques.
Pour ce qui est de la mthode Split C-V, cela nous contraint de prendre comme capacit
doxyde effective le maximum de la capacit grille-canal et non plus sa valeur au maximum
de la tension de grille. Ceci nous gne quand mme un peu car on ne peut dire avec certitude
que la capacit Cov,canal sera compltement crant pour la valeur de tension de grille
laquelle la capacit grille-canal est maximale.
Leff(m)
L-L(m)
pMOS
nMOS
pMOS
nMOS
0,055
0,031
0,044
0,15
0,155
0,176
0,139
0,16
0,285
0,261
0,279
0,274
0,295
10
10
10
9,989
10,01
Tableau 3 : Longueurs de grille effectives extraites par les deux mthodes pour les transistors isols du lot
GRI .
L(m)
Le tableau 3 donne les valeurs de longueur de grille extraites en prenant le maximum de

la capacit grille-canal. Si on regarde les rsultats de la mthode laissant libre le dcalage, on
se rend compte pour le transistor ultracourt nMOS quil est plus court denviron 25nm, ce qui
est compatible avec le type de lithographie employe (hybride DUV e-beam) et avec ce que
lon sait de la forme de la grille qui nest pas vraiment tout fait conventionnelle (grille
nuntche non dcrite dans ce mmoire).
178
9090
450
450
nMOS
400
350
300
250
200
200
150
150
L=10m
100
L=285nm
L=150nm
50
50
0
0
0
0,E+00
L=55nm
5.10-7
5,E-07
1,5.10-6
1.10-6
1,E-06
2,E-06
7070
6060
5050
4040
3030
L=10m
2020
L=285nm
L=150nm
1010
0 0
0
0,00E+00
2.10-6
2,E-06
pMOS
8080
5.10-7
5,00E-07
1.10-6
1,00E-06
-6
1,5.10
1,50E-06
2.10-6
2,00E-06

Figure 28 : Mobilit effective en fonction de la charge dinversion pour les transistors isols du lot
600
La figure 28 donne le rsultat aprs corrections du calcul de la mobilit effective en

fonction de la charge dinversion. On remarque que la mobilit nest quasiment pas dgrade
pour une longueur de grille entre 10m et 285nm que ce soit pour les nMOS ou les PMOS,
elle commence ltre partir de 150nm mais mme pour le 55nm nMOS, la dgradation
nest pas si grande que a. Cela nous rappelles les conclusions de ce lot prsents au
paragraphe II.2.3 a). Pour sen convaincre, comparons la mobilit bas champ extraite
prcdemment par la mthode Fonction Y en ayant pos Leff=L (voir II.2.3 a)) et la
nouvelle mobilit bas champ en prenant les valeurs extraites de longueur de grille effective.
Nous avons vrifi que ces valeurs collent bien avec les courbes exprimentales de la figure
28 en extrapolant une mobilit effective partir des paramtres extraits avec la mthode
Fonction Y comme prsent au paragraphe III.2.2 f).
nMOS
500
400
300
Mthode Fonction Y
200
Transistors isols
100
0
0,01
0,1
10
140
pMOS
120
100
80
60
Mthode Fonction Y
40
Transistors isols
20
0
0,01
0,1
10

Figure 29 : Mobilit bas champ en fonction de la longueur de grille pour les transistors isols avec Split
C-V canaux courts et pour les transistors en batterie source et grille communes avec Fonction Y du lot
Ainsi la figure 29 montre que toute ltude que nous avons faite au chapitre prcdent
sur les transistors en batterie est valable car les rsultats sur les transistors isols collent plutt
bien malgr le fait que ce soient des batteries diffrentes et que les longueurs de grille
effectives ne soient pas tout fait les mmes. Ainsi si on regarde lvolution de la mobilit
bas champ avec la longueur de grille des transistors isols, on retrouve exactement les mmes
tendances que pour les transistors en batterie. Il est bien dommage de ne pouvoir appliquer
cette mthode sur les transistors en batterie car on aurait une comparaison directe et avec un
plus grand nombre de points.
Nous pouvons tout de mme conclure que la mthode Split C-V nous a permis sur ce lot
de mesurer la mobilit effective. Nous avons pu alors confirmer les tendances observes au
chapitre prcdent, c'est--dire une lgre dgradation de la mobilit bas champ aux plus
179
faibles longueurs de grille plus prononce pour les nMOS que pour les pMOS. Nous pensons
donc toujours que ce sont les poches de surdopage prsentes dans ces dispositifs qui sont
responsables de cette dgradation.
III.5.2 : tude de la mobilit effective pour le lot MDX

Comme le lot MDX est trs similaire du lot GRI , nous irons assez vite sur les
rsultats obtenus sur ce lot car ils sont aussi trs proches des rsultats du lot GRI prsents
au paragraphe prcdent.
-11
1E-11
1.10
nMOS
-12
1E-12
1.10
L=10m
-11
1E-11
1.10
L=285nm
L=150nm
-13
1E-13
1.10
L=45nm
-14
1E-14
1.10
-15
1E-15
1.10
-16
1E-16
1.10
-1,5
-1,5
-1
-1
-0,5
-0,5
00
0,5
0,5
11
-12
1E-12
1.10
L=10m
L=285nm
-13
1E-13
1.10
L=150nm
-14
1E-14
1.10
-15
1.10
1E-15
-16
1.10
1E-16
-1,5
-1,5
1,5
1,5
pMOS
-1
-1
-0,5
-0,5
00
0,5
0,5
11
1,5
1,5

MDX nMOS (a) et pMOS (b).
Par souci de vrit, nous montrons sur la figure 30 les capacits grille-canal mesures
sur le lot MDX , nous retrouvons bien ici aussi la capacits parasite Cov,canal.
Leff(m)
L-L(m)
pMOS
nMOS
pMOS
nMOS
0,045
0,034
0,029
0,15
0,148
0,147
0,134
0,13
0,285
0,251
0,25
0,269
0,265
9,98
10
10
10
9,984
MDX .
L(m)
Les longueurs effectives extraites sont regroupes dans le tableau 4. Si on regarde les
rsultats de la mthode laissant libre le dcalage, on se rends compte pour le transistor
ultracourt nMOS quil est plus court denviron 10nm, ce qui est raisonnable compte tenu de sa
technologie. De plus, on trouve une cohrence entre les nMOS et les pMOS.
nMOS
450
450
400
400
350
350
300
300
250
250
200
200
L=10m
150
150
L=285nm
100
100
L=150nm
5050
0 0
0
0,00E+00
L=55nm
5.10
5,00E-07
-7
1.10
1,00E-06
-6
1,5.10
1,50E-06
-6
cm-2)
500
500
100
pMOS
90
90
80
80
70
70
60
60
50
50
40
40
L=10m
30
30
L=285nm
20
20
L=150nm
10
10
0
0
0
0,E+00
5.10
5,E-07
-7
1.10-6
1,5.10-6
1,E-06
2,E-06
cm-2)
180
700
Pour ce qui est de la mobilit effective, la figure 31 nous apprend quil y a une
dgradation rgulire forte pour les nMOS quand on descend en longueur de grille alors que
pour les pMOS elle est moins marque.
nMOS
600
500
400
300
Mthode Fonction Y
200
Transistors isols
100
0
0,01
0,1
10
160
pMOS
140
120
100
80
60
Mthode Fonction Y
40
Transistors isols
20
0
0,01
0,1
10

Figure 32 : Mobilit bas champ en fonction de la longueur de grille pour les transistors isols avec Split
C-V canaux courts et pour les transistors en batterie source et grille communes avec Fonction Y du lot
Si on compare avec les rsultats du chapitre prcdent avec la mthode Fonction Y ,

une bonne corrlation est constate, en tout cas au niveau des tendances (voir figure 32). Nous
pouvons dons aussi dire pour ce lot quil y a dgradation de la mobilit bas champ lorsquon
rduit la longueur de grille, surtout pour les nMOS. Comme pour le lot GRI , nous
pouvons dire que la mthode Split C-V canaux courts nous a permis de confirmer les rsultats
obtenus au chapitre prcdent.
III.5.3 : tude de la mobilit effective pour le lot HKC

Sur ce lot, nous avions remarqu une accentuation des tendances sur la mobilit par
rapport aux deux lots prcdents. Voyons si la mthode Split C-V canaux courts le confirme.
-11
1E-11
1.10
nMOS
-12
1E-12
1.10
L=10m
-11
1E-11
1.10
L=1m
L=140nm
-13
1E-13
1.10
L=60nm
L=40nm
-14
1E-14
1.10
-15
1E-15
1.10
-16
1E-16
1.10
-1,5
-1,5
-1
-1
-0,5
-0,5
00
0,5
0,5
11
1,5
1,5
pMOS
-12
1E-12
1.10
L=10m
-13
1E-13
1.10
L=140nm
L=1m
L=60nm
L=40nm
-14
1E-14
1.10
-15
1E-15
1.10
-16
1.10
1E-16
-1,5
-1,5
-1
-1
-0,5
-0,5
00
0,5
0,5
11
1,5
1,5

HKC nMOS (a) et pMOS (b).
Nous montrons sur la figure 33 les capacits grille-canal mesures sur le lot HKC ,
nous retrouvons bien ici aussi la capacits parasite Cov,canal. Nous avons aussi montr le
transistor pMOS le plus court car pour ce lot, il a daussi bonnes caractristiques lectriques
que son homologue nMOS.
181

Leff(m)
L-L(m)
pMOS
nMOS
pMOS
nMOS
0,04
0,04
0,043
0,019
0,027
0,06
0,053
0,057
0,039
0,047
0,14
0,12
0,14
0,119
0,127
1
0,94
0,945
0,979
0,987
10
10
10
9,979
9,987
HKC .
L(m)
400
400
L=10m
nMOS
350
350
L=1m
L=140nm
300
300
L=60nm
250
250
L=40nm
200
200
150
150
100
100
50
50
0
0
0
0,E+00
5.10
5,E-07
-7
1.10
1,E-06
-6
1,5.10-6
2,E-06
2.10-6
2,E-06
Les longueurs effectives extraites sont regroupes dans le tableau 5. Si on regarde les
rsultats de la mthode laissant libre le dcalage, on se rend compte pour les deux transistors
ultracourts nMOS et pMOS on a une longueur de grille effective trs proche de la longueur de
grille physique, ce qui est raisonnable compte tenu de sa technologie. De plus, on retrouve
aussi ici une cohrence entre les nMOS et les pMOS.
90
90
pMOS
80
80
L=10m
L=1m
70
70
60
60
L=140nm
50
50
L=60nm
40
40
L=40nm
30
30
20
20
10
10
0
0
0
0,E+00
5.10-7
5,E-07
1.10-6
1,E-06
1,5.10-6
2,E-06

Pour ce qui est de la mobilit effective, la figure 34 montre sans aucune ambigut quil
y a une dgradation importante et rgulire autant pour les nMOS que les pMOS quand on
descends en longueur de grille. De plus, apparat un phnomne particulier qui fait saplatir la
mobilit effective faible charge dinversion, et cela de plus en plus fortement au fur et
mesure que lon diminue la longueur de grille. Ce phnomne apparat de faon plus lgre
pour les deux premiers lots (voir figures 28 et 31) mais nous ne lavions pas relev car
cause des dcalages des tensions de seuil, les valeurs extraites trs faible valeur de charge
dinversion (Qinv<2C.cm-2) peuvent comporter une certaine incertitude. Cet aplatissement
sexplique par linteraction coulombienne due aux poches de surdopage, et comme le lot
HKC a des poches trs doses, il est logique que ce phnomne soit plus prsent. De plus,
on remarque sur la figure 34 que cette aplatissement faible charge dinversion est plus
important pour les pMOS que pour les nMOS ; or nous avions dj remarqu au paragraphe
II.2.3 c) que les poches de surdopage pour les pMOS semblaient un peu trop doses et que
notamment sur la tension de seuil nous remarquions un RSCE bien plus fort pour les pMOS
que pour les nMOS. Ainsi lextrapolation de la mobilit effective en utilisant la formule (8) ne
sera donc pas valable faible charge dinversion, donc la mesure relle de la mobilit
effective est indispensable dans ce cas.
182
600
nMOS
500
400
300
Mthode Fonction Y
200
Transistors isols
100
0
0,01
0,1
10
160
pMOS
140
120
100
80
60
Mthode Fonction Y
40
Transistors isols
20
0
0,01
0,1
10

Figure 35 : Mobilit effective en fonction de la longueur de grille pour les transistors isols avec Split CV canaux courts et pour les transistors en batterie source et grille communes avec Fonction Y du lot
Si on compare avec les rsultats pour la mobilit bas champ au chapitre prcdent,
une bonne corrlation est constate, en tout cas au niveau des tendances (voir figure 35). Nous
pouvons dons aussi dire pour ce lot quil y a forte dgradation de la mobilit bas champ
lorsquon rduit la longueur de grille, autant pour les nMOS que pour les pMOS. Nous
pouvons dire ici aussi que la mthode Split C-V canaux courts nous a permit de confirmer les
rsultats obtenus au chapitre prcdent avec la mthode Fonction Y .
III.5.4 : Comparaison des lots

La mthode Split C-V a permis de confirmer les rsultats obtenus au chapitre prcdent
pour ce qui est de la mobilit bas champ, donc il nest pas utile dy revenir ici. Par contre,
nous avions constat au chapitre prcdent (voir II.2.3 d)) que la forte dgradation de
mobilit bas champ pour le lot HKC nentranait pas automatiquement une forte baisse
du courant de drain en forte inversion. En effet, si on part de la formule de la mobilit
effective en fonction de la tension de grille en rgime ohmique :
0
W
avec 1 = 1, 0 + 0 C ox Rsd
eff (V g ) =
(10)
2
L
1 + 1 (V g V t ) + 2 (V g Vt )
et si on regarde gomtrie fixe pour un transistor ultracourt et si on a des valeurs trs faibles
pour le second facteur dattnuation de mobilit, on peut tracer la mobilit effective en
fonction de la tension de grille pour diverses valeurs de mobilit bas champ et de rsistance
srie source-drain.
300
300
300
300
300
W=10m L=50nm
300
250
250
0 = 300cm2V-1s-1
200
200
eff( x , 300 , 60)
eff( x , 200 , 60)
0 =
200cm2V-1s-1
0 =
100cm2V-1s-1
Rsd = 600.m
0 = 100cm2V-1s-1 ; Rsd = 200.m

0 = 50cm2V-1s-1 ; Rsd = 100.m
150
150
eff( x , 100 , 20)

eff( x , 50 , 10)
100
100
50 50
0 = 200cm2V-1s-1; Rsd = 400.m
200
200
eff( x , 200 , 40)
eff( x , 50 , 60)
16.129
0 = 300cm2V-1s-1 ; Rsd = 600.m
eff( x , 300 , 60)
0 = 50cm2V-1s-1
150
150
eff( x , 100 , 60)
W=10m L=50nm
250
250
100
100
50 50
25.316
00
0.2
0,2
0.4
0,4
0.6
0,6
0.8
0,8
1.2
1,2
1.4
1,4
1.5
00
0.2
0,2
0.4
0,4
0.6
0,6
0.8
0,8
1.2
1,2
1.4
1,4
1.5
(Vg Vt) (V)

(Vg Vt) (V)
Figure 36 : Extrapolation de la mobilit effective en fonction de la tension de grille en variant la mobilit
bas champ rsistance srie source-drain fixe (a) et variable (b).
183
La figure 36 montre le calcul de la mobilit effective en utilisant lquation (10) et en

prenant Cox=1,5C.cm-2 et 1,0=0,5V-1. Ainsi, si on regarde la figure 36 a), on se rend compte
que pour un transistor court, en forte inversion, la mobilit effective est proportionnellement
moins dgrade quau voisinage du seuil quand on diminue la valeur de la mobilit bas
champ. Ceci sexplique facilement par le fait que pour une valeur plus faible de mobilit bas
champ on obtient une valeur plus faible pour le premier facteur dattnuation de mobilit.
Donc malgr le fait quon parte de plus bas au voisinage du seuil, les courbes convergent en
forte inversion. Si de plus, on diminue la valeur de la rsistance srie chaque fois quon
diminue la valeur de la mobilit bas champ, on peut mme se retrouver avec un lger gain
en courant en trs forte inversion. Or nous avons vu quau fur et mesure des lots, pour les
canaux courts, la mobilit bas champ diminue mais la rsistance srie aussi. Donc, cela
explique pourquoi nous nous retrouvons avec un courant de drain quasi-identique chaque
gnration en forte inversion longueur de grille ultracourte fixe.
Pour confirmer cela, grce la mthode Split C-V canaux court, nous avons accs la
mesure de la mobilit effective en forte inversion. Car regarder forte polarisation de grille
revient regarder forte charge dinversion en ayant vrifi par nos mesures que
Qinv = C ox (V g Vt ) . Mais il faut videmment prendre la mobilit effective non corrige de
500
500
Lot GRI
450
450
L=10m
linfluence de la rsistance srie source-drain car on sintresse au courant final et non plus
quau canal dinversion intrinsque comme dans tous les paragraphes prcdents de ce
chapitre.
L=285nm
400
400
L=150nm
350
350
L=55nm
300
300
250
250
200
200
150
150
100
100
50
50
0
0
0,0E+00
500
Lot MDX
450
450
L=10m
L=285nm
400
L=150nm
350
L=45nm
300
250
200
150
150
100
100
50
50
0
0
0,0E+00
5.10-7
5,0E-07
1.10-6
1,5.10-6
1,0E-06
1,5E-06
cm-2)
2.10-6
2,0E-06
500
1.10-6
1,0E-06
1,5.10-6
1,5E-06
cm-2)
2.10-6
2,0E-06
L=10m
Lot HKC
450
450
5.10-7
5,0E-07
L=1m
400
L=140nm
350
L=60nm
300
300
L=40nm
250
200
150
150
100
100
50
50
0
0
0,0E+00
5.10-7
5,0E-07
1.10-6
1,0E-06
1,5.10-6
1,5E-06
cm-2)
2.10-6
2,0E-06
Figure 37 : Mobilit effective non corrige de Rsd en fonction de la charges dinversion pour les nMOS
des trois lots GRI (a), MDX (b) et HKC (c).
La figure 37 montre la mobilit effective sans correction de Rsd pour les nMOS des trois
lots. Si on compare cette figure avec les courbes avec correction de Rsd (comparez la figure 37
avec les figures 28 a), 31 a) et 34 a)), nous retrouvons le fait que la mobilit est dgrade
fort champ cause des accs source-drain. Nous pouvons dj dire en comparant les figures
184
450
400
Lot GRI
Qinv = 0,4 C.cm-2

Qinv = 0,8
37 a), b) et c) que pour le lot HKC , aux courtes longueurs de grille, la mobilit sattnue
moins fort champ, signe dun plus faible premier facteur dattnuation de mobilit. Comme
nous navons pas toujours la mme longueur de grille chaque lot, pour comparer
efficacement les gnrations de transistors, il faut prendre la mobilit effective charge
dinversion fixe.
C.cm-2
350
Qinv = 1,2 C.cm-2
300
Qinv = 1,6 C.cm-2
250
200
150
100
50
0
0,01
0,1
10

450
400
Qinv = 0,4 C.cm-2
450
Qinv = 0,4 C.cm-2
400
Lot MDX
Qinv = 0,8 C.cm-2
350
Qinv = 1,2 C.cm-2
300
Qinv = 1,6 C.cm-2
250
200
150
100
50
0
0,01
0,1
10
Lot HKC
Qinv = 0,8 C.cm-2
350
Qinv = 1,2 C.cm-2
300
Qinv = 1,6 C.cm-2
250
200
150
100
50
0
0,01
0,1
10

Figure 38 : Mobilit effective non corrige de Rsd en fonction de la longueur de grille diffrentes
charges dinversion pour les nMOS des trois lots GRI (a), MDX (b) et HKC (c).
Commentons la figure 38 : pour le lot GRI , la mobilit effective totale (c'est-dire non corrige de Rsd) baisse avec la longueur de grille ce qui est tout fait conforme la
relation (10). Si on regarde longueur de grille fixe, on se rend compte que la mobilit
effective totale baisse avec la charge dinversion ce qui est aussi tout fait conforme la
relation (10). Mais si on fait attention on se rend compte que cette baisse est
proportionnellement la mme quelque soit la longueur de grille, ce qui signifie que la mobilit
bas champ est quasiment la mme. Par contre avec le lot MDX on commence voir un
resserrement des valeurs diffrentes charges dinversion aux faibles longueurs de grille
signe dune baisse de la mobilit bas champ ces longueurs l (voir commentaire de la
figure 32) ; ce resserrement tant encore plus marqu pour le lot HKC .
185
600
Mobilit fort champ (cm2 V-1s-1)
Qinv = 0 C.cm-2
500
400
300
200
Lot GRI
Lot MDX
100
Lot HKC
0
0,01
0,1
10
300
Qinv = 1,6 C.cm-2
250
200
150
100
Lot GRI
Lot MDX
50
Lot HKC
0
0,01
0,1
10

Figure 39 : Mobilit bas champ (a) et mobilit effective non corrige de Rsd fort champ (b) en fonction
de la longueur de grille pour les nMOS des trois lots.
140
120
Mobilit fort champ (cm2 V-1s-1)
La figure 39 a) rappelle que la mobilit bas champ calcule prcdemment (ce qui
revient prendre nulle la charge dinversion) se dgrade beaucoup plus pour le lot HKC
que pour les autres lots ; et on se rend compte que pour les transistors sub-0,1m, la mobilit
bas champ est plus faible dun facteur deux pour le lot HKC par rapport au lot MDX
et plus dun facteur trois par rapport au lot GRI . Il en va tout autrement fort champ, la
figure 39 b) montre qu forte charge dinversion, la mobilit effective est quasiment la mme
pour les trois lots pour les nMOS sub-0,1m. Donc la baisse de mobilit bas champ
conjugue une baisse de la rsistance srie source-drain entrane une aussi bonne mobilit
effective fort champ pour les transistors ultracourts du lot HKC que ceux des autres lots.
Par ricochet, le courant de drain en forte inversion (Ilin) sera alors quasiment le mme. Nous
venons donc de vrifier la proprit observe sur la figure 54 du chapitre II et nous avons
trouve son explication.
Qinv = 0 C.cm-2
100
80
60
Lot GRI
40
Lot MDX
20
0
0,01
Lot HKC
0,1
10
70
60
Qinv = 1,6 C.cm-2
50
40
30
Lot GRI
20
Lot MDX
10
0
0,01
Lot HKC
0,1
10

Figure 40 : Mobilit bas champ (a) et mobilit effective non corrige de Rsd fort champ (b) en fonction
de la longueur de grille pour les pMOS des trois lots.
Par souci de cohrence, nous montrons sur la figure 40 les rsultats sur les pMOS pour
la comparaison faible champ-fort champ. Nous retrouvons les mmes tendances que pour les
nMOS c'est--dire une convergence de la mobilit effective totale fort champ aux
courtes longueurs de grille pour les trois lots.
Au paragraphe II.2.3 a) nous avions esquiss une relation entre le dopage et la mobilit
bas champ afin dexpliquer pourquoi lorsquon polarise en inverse le substrat on teint leffet
des poches de surdopage. Maintenant que grce la mthode Split C-V canaux courts nous
avons mesur la baisse de mobilit bas champ aux courtes longueurs de grille et cela pour
chaque lot, nous pouvons essayer de relier cette baisse de la mobilit bas champ au
surdopage apport par les poches de faon quantitative. En effet, dans la littrature [Masetti
186
83] a t modlis le lien entre le dopage dun barreau de Silicium et mobilit des porteurs
selon la nature et la concentration de ce dopage.
min
1
0e ( N a ) = min + max
Cs
Na
(11)
1 +
1 +
Cr
Na
h+
0
( N d ) = min e
Nc
Nd
max
(12)
C
N
1 + d
1 + s
Cr
Nd
Les formules (11) et (12) sont tires de la rfrence [Masetti 83], elles donnent la
relation entre la mobilit bas champ des lectrons (quation (11)) et des trous (quation
(12)) en fonction du dopage. Les termes min, max, 1, Nc, Cr et Cs sont des paramtres de fit
que lon choisit empiriquement pour caler ce modle des mesures exprimentales faites sur
des barreaux de Silicium (voir tableau 6).
2
-1
-1
-1
-1
Arsenic
Phosphore
Bore
52,2
68,5
44,9
1417
1414
470,5
56,1
29
min (cm V s )
max (cm V s )
2
-1
-1
1 (cm V s )
-3
-3
43,3
C r (cm )
C s (cm )
9,68.10
16
9,2.10
3,43.10
20
3,41.10
-3
N c (cm )
16
2,23.10
20
6,1.10
20
9,23.10
0,68
0,711
17
16
0,719
2
1,98
2
Tableau 6: Valeurs des paramtres pour les quations (11) et (12) pour lArsenic, le Phosphore et le Bore
[Masetti 83].
1 .10
10000
1.406 10
Mobilit (cm2 V-1s-1)
Masetti 83
Silvaco
1 .10
1000
1
M
theoAs( NFitn )
2
M
Dopage P
theoB( NFitp )
theoP ( NFitn )
Dopage As
100100
Dopage B
1010.
1 10 14
1.10
10
10
14
14
1 .10
15
1.1015
1 .10
16
1.1016
. 17
. 18
. 19
1 10
1 10 18
1 10 19

1.10
1.10M17
, NFitn1.10
, M , NFitp , NFitn
0
. 20
1 10 20
1.10
. 21
1 10 21
1.10
22
1 .10 22
21
3.8 10
1.10
Dopage (at cm-3)

Figure 41: Comparaison entre le modle de Masetti [Masetti 83] et les valeurs du logiciel Silvaco pour la
mobilit bas champ en fonction du dopage pour les lectrons et les trous.
Nous avons vrifi que ce modle concidait avec les donnes utilises dans les
simulateurs les plus rcents comme Athna de Silvaco (voir figure 41). Si on regarde les
valeurs donnes par Silvaco, nous retrouvons sur la figure 41 le rsultat mainte fois voqu
dans ce mmoire, c'est--dire le fait que la mobilit des lectrons est suprieure celle des
trous ; nanmoins cela nest plus vrai aux trs fortes valeurs de dopage o les courbes se
187
croisent (N>1020cm-3). Pour le modle de Masetti prcisons tout de suite quil sagit de
mobilit de porteurs majoritaires dans un barreau de Silicium. Ceci explique la diffrence de
mobilit des lectrons selon le type de dopant (Arsenic ou Phosphore) forte concentration
(N>1019cm-3). Or les donnes Silvaco sont des mobilits de porteurs minoritaires pour tre
dans le cas dun canal dinversion dun MOSFET, ainsi pour les lectrons cest un dopage
substrat Bore qui est utilis alors que pour les trous cest un dopage Arsenic. Or les porteurs
minoritaires doivent tre en thorie moins sensibles la nature du dopant pour un type de
dopage donn. Ainsi la figure 41 montre que lon peut approximer la mobilit des lectrons
minoritaires dans un substrat Bore par celle des lectrons majoritaires dans un substrat
Arsenic ou Phosphore et cela jusqu 1019cm -3. Au-del, on pourrait prendre une sorte de
moyenne entre les deux natures de dopants mais pour contourner ce problme nous avons
dcid de prendre les donnes de Silvaco comme modle. Pour les trous, nous faisons la
mme chose mme si on saperoit sur la Figure 41 que le modle de mobilit des trous
majoritaires dans le Bore colle assez bien avec les donnes de mobilit de trous minoritaires
dans lArsenic de Silvaco.
Ainsi partir des donnes de Silvaco on peut calculer un dopage effectif pour les
transistors des trois lots en connaissant leur mobilit bas champ.
20
1 .10
1.10
10
1 .1020
1.10
10
20
20
20
nMOS
Dopage effectif (at cm-3)
Dopage effectif (at cm-3)
20
Lot GRI
Lot MDX
19
1 .10
1.10
19
Lot HKC
NsubGRIn
Lot GRI
Lot MDX
1 .1019
1.10
19
Lot HKC
NsubGRIp
NsubMDXn
NsubMDXp
NsubHKCn
NsubHKCp
18
1 .10
1.10
18
17
pMOS
17
10 1 .10
1.10
0.01
0,01
0.03
1 .1018
1.10
18
10 1 .1017
1.10
0.01
0,01
0.03
17
17
0.1
0,1
LGRIn , LMDXn , LHKCn
10
10
10
17
0.1
0,1
LGRIp , LMDXp , LHKCp
10
10
10

Figure 42 : Dopage effectif pour les transistors des batteries source et grille commune nMOS (a) et
pMOS (b) pour les trois lots.
La figure 42 donne donc le dopage effectif vu par les porteurs des transistors nMOS et
pMOS des trois lots. Cette figure est trs riche en enseignements, procdons donc pas pas :
Tout dabord, nous avons dcid de prendre comme valeur maximale de dopage
effectif une concentration de 1020cm-3 car au-del de cette valeur interviennent
des phnomnes physiques comme la compensation des dopants aux jonctions
source-substrat et drain-substrat ou bien aussi la sensibilit de la mobilit des
porteurs minoritaires la nature du dopant utilis pour un type de dopage donn.
Donc une grande incertitude sur la relation mobilit-dopage plane au-del de
cette valeur, donc nous prfrons la prendre comme une limite haute.
Si on regarde pour les transistor longs (L>1m), nous trouvons un plateau
autours de 2.1018 atomes par cm3 pour les pMOS et autours de 3.1017 atomes par
cm3 pour les nMOS et cela pour les trois lots. Pour les pMOS ce rsultat semble
correct compte tenu des valeurs attendues extraites via les valeurs de pente sous
le seuil (non rapportes dans ce mmoire). Par contre pour les nMOS, les valeurs
trouves sont une dcade en dessous des valeurs attendues. Comment expliquer
cela ? Il suffit de se rappeler que ces valeurs de dopage effectif sont celle vues
par les porteurs et non le dopage moyen et de garder en tte le profil de dopage
en profondeur selon le type de dopants utiliss. Pour les pMOS, on utilise de
lArsenic ou du Phosphore, ces lments diffusant peu aprs leur implantation,
le profil de dopage en profondeur est rtrograde, donc on pourrait penser qu
188
cause de lloignement du barycentre des porteurs de linterface Si/SiO2 le

dopage effectif soit celui la profondeur dimplantation (1nm), ceci se
mesurant facilement par SIMS. Or lorsquon extrait le dopage partir de la
pente sous le seuil, on extrait la valeur moyenne de dopage. Pour les nMOS ,
cest le Bore qui est utilis or cest un lment trs diffusif, donc le dopage en
profondeur sera beaucoup moins rtrograde, entranant une valeur plus faible de
dopage la profondeur dimplantation que celle pour un profil de dopage
comme celui de lArsenic ou du Phosphore.
Pour le lot GRI on observe une lgre augmentation du dopage effectif entre
le transistor le plus long et le plus court de 37% pour les nMOS et de 30% pour
les pMOS. Pour le lot MDX cette augmentation est plus marque, elle atteint
un facteur 4 pour les nMOS et un facteur 2 pour les pMOS. On peut donc dire
que les porteurs voient une augmentation du dopage effectif du au surdopage
amen par les poches et que cette augmentation est de plus en plus forte
lorsquon diminue la longueur de grille.
Pour le lot HKC une augmentation de plus de deux dcades pour les nMOS
comme pour les pMOS. Toutefois aux trs courtes longueurs de grille
(L<0,1m) on peut souponner que les dfauts cre lors de limplantation des
poches jouent le rle dune augmentation artificielle du dopage effectif car ils
entranent une baisse supplmentaire sur la mobilit ; nous avons pens cette
explication car nous savons que pour ce lot lnergie dimplantation est plus
leve que pour les deux premiers lots. Si on arrte notre analyse 100nm de
longueur de grille, on observe une augmentation dun facteur 6 pour les nMOS
et dun facteur 8 pour les pMOS ce qui est compatible avec le fait que pour ce
lot les poches soit nettement plus doses que pour les deux premiers lots.
En rsum, nous avons essay de quantifier laugmentation du dopage effectif vu par les
porteurs en utilisant un modle de variation de la mobilit avec le dopage. Bien que des
incertitudes demeurent aux fortes concentrations (N>1020cm-3), nous pouvons quand mme
relier la dose et lnergie dimplantation des poches une augmentation du dopage effectif vu
par les porteurs entranant une baisse de la mobilit bas champ de ceux-ci.
En conclusion sur les transistors ultracourts et oxyde ultrafin, nous pouvons affirmer
grce la mthode Split C-V canaux courts, que la mobilit bas champ est dgrade aux
courtes longueurs de grille et cela de plus en plus au fur et mesure des gnrations. Nous
pouvons incriminer les poches de surdopage dont nous avons vu que lnergie et la dose
dimplantation augmentaient chaque gnration. Nous pouvons aussi affirmer que la
mobilit effective tenant compte du transport dans les accs a quasiment la mme valeur aux
courtes longueurs de grille au fur et mesure des gnrations expliquant le fait que lon garde
chaque fois un bon niveau de courant en forte inversion.
Un point reste claircir, cest dexpliquer et de modliser la baisse de la capacit
grille-canal en forte inversion que lon a mesure sur nos dispositifs oxyde ultrafin mme
sur des transistors isols ultracourts.
III.6 : Conclusion
Ce chapitre a permis de prsenter une optimisation de la mthode Split C-V en vue de
son application des transistors sub-0,1m. Pour cela, la ncessit deffectuer deux
corrections successives a t dmontre. De plus, cette mthode permet de mesurer de faon
compltement indpendante la longueur effective des transistors MOS. La faisabilit et la
validit de cette optimisation ont t montres sur trois architectures de transistors MOS
diffrentes et sur des dimensions pouvant aller jusqu 40nm de longueurs de grille. Cette
189
mthode a permis de valider les conclusions sur la mobilit bas champ des transistors des
trois architectures cites au chapitre prcdent :
Pour les pMOS SiGe ( canal enterr Silicium Germanium), cette mthode
confirme la perte de leur gain en mobilit aux courtes longueurs de grille par
rapport aux transistors Silicium massif de rfrence. Lutilisation de cette
mthode basse temprature a permis de mettre jour la plus forte densit de
dfauts de ce type de dispositifs qui pourrait expliquer en partie cette
dgradation du gain en mobilit. De plus, nous avons profiter de ces mesures
basse temprature pour caractriser les dfauts cres par les poches de surdopage
qui entranent une baisse de la mobilit bas champ surtout aux courtes
Pour les nMOS Si:C ( incorporation de Carbone), cette mthode confirme les
dpendances technologiques de la dgradation de la mobilit bas champ due
aux atomes de Carbone placs en sites substitutionnels avec la pourcentage de
Carbone ou bien lpaisseur de la couche Si:C. Cette mthode a confirm le fait
quen optimisant les paramtres technologiques de ce type de dispositifs, la
mobilit bas champ pour les dispositifs les plus courts pouvait garder une
valeur quasiment aussi bonne que les transistors Silicium massif de rfrence.
Pour les nMOS et les pMOS oxyde ultrafin, cette mthode confirme quil y a
une dgradation de la mobilit bas champ due la prsence de poches de
surdopage. Nous avons pu relier limportance de cette dgradation la dose et
lnergie dimplantation de ces poches de surdopage
Au final, nous disposons dune mthode fiable pour sonder la mobilit effective pour les
canaux ultracourts et il serait intressant dtendre et dadapter selon les cas cette mthode
dautres architectures de canal : Strained-Si (SSi), High K, SOI, FinFET, GAA etc. Cela
pourrait apporter de prcieux renseignements sur ce qui se passe dans le canal de ce type de
transistors architectures nouvelles.
190
191
Chapitre IV :
Bruit lectrique Basse Frquence
192
IV.1 : Introduction
Au cours des trois premiers chapitres, les principaux paramtres statiques dun transistor
MOS ont t prsents et tudis pour les technologies notre disposition. Nanmoins cela ne
suffit pas pour caractriser compltement un transistor MOS car il faut sintresser aussi ses
performances dynamiques. En effet, un transistor MOS est aussi souvent employ haute
frquence et sa rponse dynamique doit tre tudie pour juger de sa qualit et de son
efficacit. Parmi les paramtres dynamiques tudier, le bruit lectrique est lun des plus
important car le rapport signal sur bruit doit tre le plus faible possible pour les applications
analogiques dun transistor MOS.
Au cours de ce chapitre, nous rappellerons ce quest le bruit lectrique, les diffrentes
sources de bruit prsentent dans un transistor MOS ainsi que les principaux modles les
dcrivant. Le principal bruit prsent dans un transistor MOS est un bruit inversement
proportionnel la frquence appel judicieusement bruit 1/f . Sera aussi prsent comment
les mesures de ce type de bruit lectrique permettent de caractriser la qualit de linterface
Si/SiO2 en extrayant la densit de piges prsents dans loxyde, une bonne qualit doxyde de
grille garantissant un faible niveau de bruit.
Puis les rsultats obtenus sur les dispositifs ultracourts oxyde ultrafin seront montrs.
Nous y ferons une allusion sur les problmes quentrane un fort courant de grille pour mesurer
correctement le bruit lectrique du courant de drain.
Finalement, les rsultats dune tude pousse du bruit lectrique des transistors pMOS
Silicium Germanium seront prsents avec une attention particulire pour les canaux courts. En
effet, pour ce type de transistors, une baisse importante du bruit lectrique est attendue grce
lloignement du canal dinversion de linterface Si/SiO2. Le but de cette tude a t de vrifier
si cette proprit tait conserve aux longueurs de grille sub-0,1m. Un modle de bruit
lectrique bas sur deux canaux en parallle, lun dans la couche SiGe, lautre dans la couche
dencapsulation, sera prsent et optimis pour les courtes longueurs de grilles. Au final, une
validation de ce modle sera faite par comparaison avec les mesures exprimentales.
IV.2 : Rappels sur le bruit lectrique

Dans ce paragraphe, nous prsenterons ce quest le bruit lectrique et comment on le
modlise pour un canal dinversion dun transistor MOS. Le bruit lectrique ntant pas un
paramtre trs courant dans les tudes de caractrisation de transistors MOS, il nous est apparu
indispensable de faire un rappel dtaill.
IV.2.1 : Rappels de thorie du signal

Lors de ce chapitre, nous parlerons de densit spectrale de puissance qui est la variable
caractrisant le niveau de bruit. Donc il faut auparavant expliquer ce quest cette densit
spectrale de puissance. Partons du cas gnral dun signal, qui pour nous sera par la suite le
courant de drain dun transistor MOS.
Un signal X(t) est alatoire sil prend des valeurs alatoires tout instant t. Il est
stationnaire si ses proprits statistiques sont invariantes dans tout changement dorigine du
temps. De plus, si toute moyenne densemble concernant une proprit quelconque de ce signal
est gale la moyenne temporelle associe, ce signal est appel ergodique [Chovet '78].
193
Dans les paragraphes suivants, nous supposerons que les signaux sont stationnaires et
ergodiques.
La densit spectrale de puissance (DSP) SX(f) du signal est la distribution de la puissance
moyenne de X(t) dans le domaine frquentiel. Elle scrit :
+
( f )df = E [X (t )] = Pmoy
(1)
o E(Y) est lesprance mathmatique de la variable alatoire Y.

La mesure de cette DSP est rendue possible grce lchantillonnage numrique du
signal. Cette opration consiste remplacer la fonction continue X(t) par une srie de
valeurs (discontinue) Xe(t) dont les valeurs sont celles de X(t) prises des instants
dchantillonnage t=n.Te, Te tant la priode dchantillonnage.
Selon le thorme de Shannon, si X(t) ne contient pas de composantes frquentielles
suprieures fmax, elle est entirement dtermine par les chantillons pris la frquence fe telle
que :
f e = 2 f max
(2)
Lutilisation de ce thorme est valable pour tout signal alatoire stationnaire et permet
de retrouver toutes ses proprits partir de son chantillonnage.
Dans le cadre des mesures de bruit qui ont t effectues, la mesure de la DSP des
fluctuations repose sur une mthode numrique de transforme de Fourier rapide (FFT).
La FFT dune partie temporelle x(t,T0) de dure T0 dun signal X(t) sexprime par :
+
X ( f , T0 ) =
x(t , T0 ) e
j 2 ft
dt =
x(t , T0 ) e
j 2 ft
dt
(3)
[T0 ]
Daprs le thorme de Parseval :

+
x(t , T ) dt = X ( f , T ) df
0
(4)
La puissance moyenne de cette partie temporelle est alors donne par :
1
1
x
(
t
)
dt
=
T0 [T0 ]
T0
X ( f , T0 ) df =
( f , T0 )df
(5)
Donc :
S X ( f , T0 ) =
X ( f , T0 )
T0
(6)
o SX(f,T0) est la DSP de X(t,T0), partie temporelle de dure T0 du signal alatoire X(t).
Il est possible dvaluer lerreur destimation de SX(f,T0) :
1
T0 f
(7)
o f est la rsolution en frquence dfinie par la frquence dchantillonnage utilise.

Afin damliorer la prcision, une moyenne peut tre calcule sur les spectres obtenus;
partir de n parties temporelles chantillonnes de dure T0, lerreur destimation est alors :
1
nT0f
(8)
Dans les transistors tudis, la DSP mesure est principalement la somme de deux bruits :
le bruit en excs du courant drain
le bruit total du systme de mesure (ainsi que le bruit thermique)
194
Le second type de bruit est gnralement masqu par les fluctuations de courant de
drain observes aux tensions et courants de travail.
IV.2.2 : Sources de bruit dans un transistor MOS

Ici listons les principaux types de bruits lectriques prsents dans un transistor MOS ainsi
que les modles les dcrivant.
IV.2.2 a) : Bruit thermique
Un lectron libre dans un cristal nest en fait jamais entirement libre, il subit des
interactions avec le rseau cristallin. Ainsi si on fait passer un courant dans un cristal, les
lectrons le composant seront en interaction avec les atomes du cristal et bien quen moyenne
le courant sera constant, il subira temporellement de trs faibles variations. Si ces variations
sont rparties alatoirement en fonction du temps, la somme des variations donnera une densit
spectrale de puissance indpendante de la frquence, cest ce quon appelle un bruit blanc. Le
niveau de ce bruit va dpendre de lnergie du rseau, donc de sa temprature. Nous obtenons
alors pour la densit spectrale dun courant dans une rsistance la relation dite de Nyquist :
SI ( f ) =
4kT
R
(9)
Comme on le verra par la suite, on mesure plutt des variations de tension via un
convertisseur courant-tension. Ainsi en utilisant la loi dohm V=R.I on obtient pour le bruit
thermique la relation :
SV ( f ) = 4kTR
(10)
Ainsi pour le courant de drain dun transistor MOS, nous aurons toujours un bruit
minimal gal au bruit thermique du composant et des rsistances daccs.
IV.2.2 b) : Bruit de grenaille (Shot Noise)
Un transistor MOS comporte plusieurs jonctions p-n, si un courant de jonction existe, il
crera un bruit blanc qui sera directement proportionnel au courant de jonction :
S I ( f ) = 2qI
(11)
Le fait davoir un bruit blanc vient du caractre discret de la charge des porteurs qui
traversent une barrire de potentiel dans une jonction. Il est noter que pour une jonction non
polarise (I=0A), ce bruit nest pas nul mais se confond avec le bruit thermique [Van Der Ziel
70].
Ainsi pour le courant de drain dun transistor MOS, nous aurons toujours un bruit
minimal gal au bruit de grenaille du courant de drain qui se rajoutera au bruit thermique.
IV.2.2 c) : Bruit RTS
Lorsque la surface de grille dun transistor MOS est de lordre du m, le courant de drain
prsente des signaux rectangulaires alatoires dans le domaine temporel. Ces signaux sont
dnomms RTS pour "Random Telegraph Signal", leur prsence dans le transistor MOS de trs
petite surface est attribue au pigeage dun seul porteur du canal au niveau de linterface Si/SiO2.
Les amplitudes du RTS sont alors analyses comme une fluctuation de conductance rsultant d'une
fluctuation du nombre de porteurs accompagne ventuellement par une modulation de mobilit
[Ralls '84]. Lorsque les dimensions de la grille deviennent suffisamment petites, seuls quelques
195
piges dans l'oxyde ont un niveau d'nergie dans le voisinage du niveau de Fermi et peuvent alors
capturer ou remettre des porteurs du ou vers le canal de manire visible dans le domaine temporel.
Dans le domaine frquentiel, le spectre est constitu d'une ou plusieurs Lorentziennes, chacune
d'entre elles tant caractristique d'un pige actif dans les conditions de polarisation de la structure
et d'chantillonnage du signal. La densit spectrale de puissance scrit alors pour chaque
pige [Kirton 89]:
SI ( f ) =
4 AI 2
f
1 +
fc
avec A =
et
c +e
c e
c + e
(12)
avec C et e les temps moyens de capture et dmission des porteurs du canal par le pige ainsi que
fc la frquence de coupure
1 .10 -16
1.10
16
10
16
4AI2
1 .10 -17
1.10
SId (A2 Hz-1/2)
17
18
9 .
SPP 1 10 -18
1.10
f-2
1 .10 -19
1.10
19
-20
1 .10
1.10
10
20
20
1 .10
fc 100
Frquence (Hz)
Figure 1 : Exemple de bruit RTS dans le domaine temporel (a) et frquentiel (b).
1
10
10
100
1000
1000
La figure 1 a) donne un exemple de capture temporelle dun courant de drain o lon voit les
deux niveaux de courant correspondant la capture et lmission dun porteur du canal par un
pige linterface Si/SiO2. La densit spectrale de ce type de signal est illustre par la figure 1 b)
obtenant un spectre dit Lorentzien , c'est--dire avec un plateau basse frquence et une
descente inversement proportionnelle au carr de la frquence partir dune frquence de coupure.
IV.2.2 d) : Bruit en 1/f (Flicker Noise)

Dans le domaine des basses frquences, le bruit peut avoir des origines trs diffrentes.
Ces diffrences sont mises en vidence par divers comportements en termes de caractristiques
spectrales. Mais le bruit dominant pour le courant de drain est un bruit variant inversement
proportionnellement la frquence dit bruit 1/f ou bien Flicker Noise en anglais (voir figure 2).
1 .10-16
1.10
10
16
16
-9
1,50E-08
3 10
1 .10-17
1.10
17
-9
1,00E-08
2 10
SId (A2 Hz-1/2)
Variation de courant (A)
-9
2,00E-08
4 10
-9
5,00E-09
1 10
0,00E+00
-9
-5,00E-09
-1 10
f-1
18
1 6 .
SPP 1 10-18
1.10
1 .10-19
1.10
-9
-1,00E-08
-2 10
19
-9
-1,50E-08
-3 10
-9
-2,00E-08
-4 10
00
10 1 .10-20
1.10
20
11
22
33
Temps (s)
44
55
20
11
10
10
100
100
f
1 .10
1000
1 .10
10000
10000
4
Frquence (Hz)
Figure 2 : Exemple de bruit 1/f dans le domaine temporel (a) et frquentiel (b).
Nous allons prsenter deux modles du bruit en 1/f dans les transistors MOS bass sur
des fondements physiques diffrents.
196
Le modle de Hooge [Hooge '94] associe le bruit en 1/f des fluctuations de mobilit des
porteurs dans le canal dinversion du transistor, tandis que dans le modle de Mc Whorter
[McWhorter '57], ce bruit est caus par la fluctuation du nombre de porteurs pigs
dynamiquement dans l'oxyde de grille prs de l'interface Si/SiO2. Dans le modle de Hooge, les
fluctuations de mobilit des porteurs du canal induisent des fluctuations du courant de drain. Il
en rsulte un bruit en 1/f dont la densit spectrale est inversement proportionnelle au nombre
total de porteurs de charge.
Dans ce modle, les fluctuations de mobilit des porteurs du canal induisent des
fluctuations du courant de drain. Il en rsulte un bruit en 1/f dont la densit spectrale est
inversement proportionnelle au nombre total de porteurs de charge.
En rgime ohmique (hypothse dun canal uniforme), la densit spectrale de puissance de
bruit de courant de drain normalise scrit :
S Id
q H
=
(13)
2
fWLQi
Id
o f est la frquence, H le paramtre de Hooge et Qi la charge dinversion. Le paramtre de
Hooge prend des valeurs gnralement comprises entre 10-7 et 10-3 selon le dispositif tudi.
La densit spectrale de tension de grille associe est donne par :
2
S I d = g m S Vg
(14)
Dans le modle de fluctuations du nombre de porteurs de Mc Whorter, il est possible de
prendre en compte ou non les fluctuations de mobilit corrles au pigeage dans loxyde. Le
bruit en courant de drain du transistor MOS provient des fluctuations de la charge dinversion
linterface Silicium/Oxyde de grille. Celles-ci sont lies celles de la charge dans loxyde
induites par le pigeage des porteurs libres dans des piges localiss dans loxyde proximit
de linterface. Il est galement possible de prendre en compte les fluctuations de mobilit qui
dpendent de la charge dinversion, et d'obtenir une gnralisation. Une approche plus dtaille
des fluctuations du nombre de porteurs considre en effet que les fluctuations de charge dans
loxyde peuvent provoquer une fluctuation de la mobilit effective des porteurs dans la couche
dinversion.
Dans ce modle, il est possible de prendre en compte ou non les fluctuations de mobilit
corrles au pigeage dans loxyde. Les deux cas vont tre abords.
Commenons par le pigeage sans corrlation de mobilit. Le bruit en courant de drain du
transistor MOS provient des fluctuations de la charge dinversion linterface Silicium/Oxyde
de grille. Celles-ci sont lies celles de la charge dans loxyde induites par le pigeage des
porteurs libres dans des piges localiss dans loxyde proximit de linterface. Cette
modification de la charge pige dans loxyde Qox est associe une variation de la tension de
bandes plates VFB selon [Ghibaudo 89b] :
Q
V FB = ox
(15)
C ox
o C ox est la capacit de loxyde de grille par unit de surface.
Cette fluctuation produit une modification de la charge d'inversion en respect de la
neutralit lectrique globale de la structure :
Qi =
Ci
( CoxVFB )
Cox + Cd + Css + Ci
(16)
o C ox est la capacit de loxyde de grille, C d celle de la charge de dpltion, C ss celle dtats

dinterface et Ci celle de la charge dinversion. Ces quatre capacits sont bien entendu
exprimes par unit de surface.
197
En rgime ohmique, les fluctuations du courant de drain se mettent sous la forme :

Q
I d = g m V FB = g m ox
(17)
C ox
La densit spectrale de courant de drain normalise scrit alors :
2
S Id g m
SV
=
(18)
I d2 I d FB
o SVFB est la densit spectrale de puissance de tension de bandes plates associe VFB .
Ce rsultat montre que la densit spectrale de puissance de tension de grille est gale la
densit spectrale de puissance de tension de bandes plates [Ghibaudo 89b] :
SVG = SV FB
(19)
Il en rsulte donc que lorsque les fluctuations de courant drain sont induites par des
fluctuations du nombre de porteurs, la densit spectrale de puissance de courant de drain
(proportionnelle au premier ordre au carr de la transconductance) a la mme dpendance en
tension de grille et de drain que celle du carr de la transconductance.
Maintenant passons au cas ou il y a corrlation de mobilit. Il sagit dune gnralisation
du modle prsent prcdemment, en prenant cette fois-ci en compte les fluctuations de
mobilit qui dpendent de la charge dinversion. Une approche plus dtaille des fluctuations
du nombre de porteurs considre que les fluctuations de charge dans loxyde peuvent
saccompagner dune fluctuation de la mobilit effective des porteurs dans la couche
dinversion.
Considrons la loi de mobilit suivante :
1
1
=
+ QOX
(20)
eff eff 0
o eff 0 est soit une constante, soit une fonction de la charge dinversion, du champ
lectrique ou de la tension de grille, et QOX le terme mobilit limit par les collisions
provoques par la charge doxyde.
Les fluctuations du courant de drain en rgime ohmique sont alors donnes par
[Ghibaudo 91] :
I d = g mVFB m I d eff Qox
(21)
o le signe du second terme dpend du type de piges (ngatif pour des piges de type
accepteur, positif pour des piges de type donneur).
La densit spectrale de puissance de courant de drain normalise sexprime alors par
[Ghibaudo 91] :
2
2
S Id
Id gm

SV
= 1 eff C ox
(22)
g m I d FB
I d2
La densit spectrale de puissance de tension de grille sen dduit alors comme
prcdemment par :
2
SVG = (1 m 0 C ox (V g Vt )) SVFB
(23)
Daprs cette dernire relation, si la sensibilit de la mobilit la charge doxyde est
ngligeable (0), alors la relation tablie sans fluctuations corrles de mobilit est retrouve.
2
S Id
gm
si SV FB ne dpend pas beaucoup des polarisations. Par contre, si est
varie comme
I d2
Id
lev, le second terme ne peut plus tre nglig et la dpendance nest plus la mme.
198
SI
log 2d
Id
a
Id-1
Hooge ()
Mac Whorter
sans corrlation de mobilit (n)
Mac Whorter
avec corrlation de mobilit (n+ )
inversion faible
Id-2
forte inversion
log(I d )
Figure 3 : Schma de la variation de la densit spectrale de puissance du courant de drain en fonction du

courant de drain pour les deux modles de bruit 1/f.
La figure 3 reprsente la variation densit spectrale de puissance du courant de drain en

fonction du courant de drain en chelle log-log pour les deux modles de bruit 1/f. Sur cette
figure on se rend compte de limportance de pouvoir faire des mesures de bruit faible courant
de drain, ou plus exactement en dessous du seuil car cest dans ce rgime que lon peut avec
certitude distinguer les deux modles (Hooge et McWhorter) et valider celui qui collera le
mieux aux mesures exprimentales. Ainsi, si lon veut tre prcis dans la modlisation de nos
mesures de bruit il faut avoir un appareillage capable de balayer une plage de courant de
plusieurs dcades et cela surtout faible courant.
IV.2.3 : Rcapitulatif
Nous avons rappel ce quest le bruit lectrique et avons dfini la variable utilise pour le
quantifier que lon nomme densit spectrale de puissance. Puis nous avons list les principales
sources de bruit prsentes pour un courant de drain dun transistor MOS. Nous avons vu que le
bruit principal basse frquence est le bruit en 1/f, cest celui-ci que nous tudierons en dtail.
Les deux modles existant pour expliquer le bruit en 1/f ont t prsents et nous ont permis de
relier le bruit lectrique la qualit de loxyde de grille. Nous voici donc prts pour ltude du
bruit lectrique basse frquence des transistors ultracourts tudis au chapitre prcdent mais
pour diverses raisons nous navons pu mener systmatiquement cette tude pour chaque
architecture en notre possession, nous prsenterons donc les rsultats obtenus pour deux
architectures seulement.
IV.3 : Bruit BF dans les transistors oxyde ultrafin

En introduction nous devons spcifier que nous navons pas vraiment fait une tude trs
pousse du bruit lectrique dans ce type de dispositifs. En effet, comme nous le verrons par la
suite la prsence dun fort courant de grille perturbe srieusement le bruit du courant de drain et
il aurait fallu notamment faire une tude de modlisation trs pousse et avoir un appareillage
adapt pour faire ltude de la corrlation du bruit de courant de grille et celui du courant de
drain. De plus, ce type dtude tait faite en parallle sur des dispositifs quivalents par une
quipe dun autre laboratoire [Valenza 2003]. Ce paragraphe se bornera donc survoler les
problmes rencontrs mais montrera tout de mme quelques rsultats sur ce type de dispositifs.
199
IV.3.1 : Bruit BF du courant de drain

Nous avons tudi le bruit lectrique du courant de drain des transistors MOS ultracourts
oxyde ultrafin du lot GRI . Pour cela nous avons utilises les batteries de transistors
source et grille commune ainsi que les batteries de transistors isols prsentes au paragraphe
II.2.1 d).
IV.3.1 a) : Apparaillage [Chroboczek 2003]
Tout dabord prsentons lappareillage utilis : il sagit dun banc automatique de mesure
dont le schma est donn par la figure 4 ci-dessous.
Input
1
Rf
Id
Input
2
VDCout
Vd
+
VACout
Vg
+
DUT
PBA 2
Figure 4 : Schma du PBA (programmable biasing amplifier) utilis pour les mesures de bruit.
Le cur du systme (voir figure 4) se compose dun PBA pour Programmable Biasing
Amplifier qui est compos en entre de deux potentiomtres pour polariser la grille et le drain
ainsi quen sortie dun convertisseur courant-tension pour mesurer le bruit du courant de drain.
Les sorties AC et DC sont relis un analyseur de spectre qui est en fait une carte PC National
Instrument pilote via un PC par un logiciel dnomm Noisys.
Figure 5 : Captures dcran des fentres de contrle pour la caractristique Id-Vg (a) et pour le spectre du
courant de drain en un point de mesure (b) du logiciel Noisys.
Ainsi aprs avoir branch la grille et le drain du transistor aux deux entres, cela via un
botier ou bien directement sous pointes, il suffit dactiver le logiciel Noisys qui soccupera de
rgler automatiquement les polarisations de drain et de grille ainsi que le gain du convertisseur
courant-tension. Cela en ayant bien sr au pralable dfini dans les fentres de contrle du
logiciel (voir figure 5) la plage de tension de grille sur laquelle on veut faire la mesure ainsi que
le nombre de mesures, la polarisation de drain dune part et dautre part les paramtres pour la
mesure de bruit comme la frquence maximale, le nombre de moyenne et le nombre de points.
200
Ainsi, cet appareillage permet un gain de temps considrable : en comptant les rglages
moins de trois quarts dheures suffisent pour faire une trentaine de points de mesures, rpartis
selon la caractristique statique Id-Vg du transistor, pour avoir un ensemble de donnes
suffisant. Un autre avantage trs important est la grande plage de courant sur laquelle on peut
mesurer le bruit : de 10-9 10-2 A, c'est--dire sept dcades de courant avec surtout la
possibilit de mesurer des courants faibles ce qui permet une mesure du bruit sous le seuil. Pour
plus de dtails je vous renvoie la rfrence [Chroboczek 2003].
IV.3.1 b) : Rsultats exprimentaux et modlisation
Rappelons que les batteries source et grille commune se composent de 12 transistors de
10m de largeur de grille dont le plus court fait 55nm de longueur de grille et le plus long
10m. Comme nous lavons vu au chapitre II, le courant de grille va faire chuter le courant de
drain en forte inversion pour les transistor longs (L=5m et 10m principalement). Pour se
soustraire de ce problme nous avons pris comme transistor le plus long celui de 1m de
longueur de grille et nous sommes passer 50mV en tension de drain (au lieu de 10mV au
chapitre II) pour augmenter le courant de drain par rapport au courant de grille tout en restant
en rgime ohmique. Bien sr nous nous intresserons au bruit pour les transistors longs, mais
nous ferons cela de faon dtaill au paragraphe suivant (voir IV.3.2).
-20.01
1.10
3
-3
0.0014
1,4.10
3
1.356 10
1.356 10
3
1 .10-3
1.10
L=55nm
4
1 .10-4
1.10
L=1m
5
1 .10-5
1.10
Id
6
1 .10-6
1.10
Ig
1.10
1 .10-7
Courant de drain
8
1 .10-8
1.10
Courant de grille
-99
1 .10
1.10
10
1.10
10
10 1 .10 -10
0.1
0,1
0.2
0,2
0.3
0.4
0,3
0,4
0.5
0.6
0,5
Vg
0.7
0,6
0.8
0,7
0,8
Courant de drain
-3
0.0012
1,2.10
-3
1.100.001
4
8 .10 -4
8.10
Id
Ig
4
6 .10 -4
6.10
0.9
4
2 .10 -4
2.10
L=1m
10
11
L=55nm
4.10-44
4 .10
10
0,9
Courant de grille
00
0.1
0,1
0.2
0,2
0.3
0,3
0.4
0,4
0.5
0,5
Vg
0.6
0,6
0.7
0,7
0.8
0,8
0.9
0,9
11
Figure 6 : Courant de drain et de grille en chelle logarithmique (a) puis linaire (b) en fonction de la
tension de grille Vd=50mV pour une batterie de transistors nMOS.
Sur la figure 6 nous vrifions bien que dans ces conditions le courant de grille est au
maximum proche dune dcade du courant de drain donc ngligeable.
15
1 .10-15
1.10
16
-2 3
1 .10
1.10
4
5.037 10
-3 4
1 .10
1.10
L=125nm
-4 5
1 .10
1.10
-5 6
1 .10
1.10
Id
-6 7
1 .10
1.10
1.10
-7
1 .10
-8 9
1 .10
1.10
10
1.10
9.928 10 1 .10-91 0
0.1
-0,1
0.1
0.1
0,1
0.2
0,2
0.3
0,3
0.4
0.5
0,4Vg 0,5
0.6
0,6
0.7
0,7
0.8
0,8
0.9
0,9
0.949
DSP du courant de drain (A2Hz-1)
1.281 10
L=125nm
16
1 .10-16
1.10
1.10
17
1 .10-17
18
1 .10-18
1.10
19
1 .10-19
1.10
20
1 .10-20
1.10
1.10
-21
SPP 1 .10
21
1.10
22
1 .10-22
23
1 .10-23
1.10
24
1 .10-24
1.10
25
1 .10-25
1.10
26
1 .10-26
1.10
27
1.10
27
1.449 10 1 .10-27
11
10
10
100
100
f
1 .10
1000
1 .10
10000
3
4.999 10
Frquence (Hz)
Figure 6 : Courant de drain en chelle logarithmique en fonction de la tension de grille Vd=50mV (a) et
spectres mesurs en chaque point (b) pour le nMOS de 125nm de longueur de grille.
201
La figure 6 donne un exemple reprsentatif (pour L=125nm) des spectres obtenus

lorsquon balaye une caractristique Id-Vg de la faible la forte inversion en rgime ohmique.
A fort courant nous obtenons bien du bruit 1/f mais faible courant apparat un excs de bruit
lorentzien (voir figure 6 b) signature dun bruit de type RTS (voir IV.2.2 c)). Il est logique
dobserv du bruit RTS pour ce transistor car ce bruit apparat pour les faibles surfaces de
transistors, donc ici aux courtes longueurs de grille. Ce bruit est pour nous un parasite quil
convient dliminer pour ne garder que le bruit en 1/f originel. Pour cela nous avons modlis
les spectres de bruits pour chaque point de mesure en courant par lquation (24) ci-dessous :
A
B
S Id ( f ) = +
2
f
f
(24)
1 +
fc
o A, B et fc sont des constantes.
Le paramtre A reprsente le bruit en 1/f alors que les paramtres B et fc reprsentent la
valeur plateau et la frquence de coupure du bruit en excs de type lorentzien. Pour chaque
spectre, nous calculons une fonction erreur entre les mesures et ce modle en laissant libre les
paramtres A, B et fc. Puis nous utilisons une procdure de minimisation de cette erreur de type
Levenberg-Marquart qui optimisera les valeurs des paramtres A, B et fc pour que le modle
corresponde le mieux au spectre mesur. Ainsi nous pouvons extraire le bruit en 1/f en ne
gardant que le premier terme (A/f) du modle.
-181 8
1 .10
1.10
19
L=125nm
-191 9
1 .10
1.10
1.10-8
1,E-08
Id = 3,66A
Vg = 0,2V
-202 0
1 .10
1.10
L=125nm
f=10Hz
A = 2,01 10-19 A2
B = 6,22 10-21 A2Hz-1
fc = 136,8 Hz
SId/Id2 (Hz-1)
2.233 10
F ( x , A)
FR ( x , A , B , fc)
-212 1
1 .10
1.10
measured datas
1,E-09
1.10-9
1.10-10
1,E-10
mesures brutes
Flicker noise fitting
1.10
-222 2
1 .10
mesures corriges
du bruit RTS
(Flicker + RTS ) noise fitting

23
-232 3
1 .10
1.10
1.396 10
11
10
10
100
100
x
Frquence (Hz)
1 .10
1000
1 .10
10000
3
510
1.10-11
1,E-11
1.10-9
1,E-09
1.10-8
1,E-08
1.10-7
1,E-07
1.10-6
1,E-06
1.10-5
1,E-05
1.10-4
1,E-04
1.10-3
1,E-03
Figure 7 : Exemple de modlisation du bruit RTS en excs (a) et densit spectrale de puissance normalise
du courant de drain en fonction du courant de drain avant et aprs correction f=10Hz (b).
La figure 7 a) donne un exemple doptimisation de la modlisation de spectre pour un

point de mesure donn. La figure 7 b) montre le rsultat brut 10 Hz densit spectrale de
puissance normalise du courant de drain en fonction du courant de drain et ce mme rsultat
en ne gardant que la composante en 1/f que lon a extraite grce notre procdure. Ceci est trs
important car cest partir de ce type de graphe que lon pourra extraire notamment la densit
dtats en volume dans lisolant en comparant nos mesures un modle de bruit.
En effet, nous utiliserons le modle de McWhorter avec corrlation de mobilit car cest
celui qui modlise le mieux nos mesures. Rappelons la formule de la densit spectrale de
puissance normalise du courant de drain en fonction du courant de drain pour ce modle :
2
2
S Id
Id gm

SV
= 1 + eff C ox ,eff
(25)
g m I d FB
I d2
Or nous nous servons des mesures effectues chaque point (pour Id et gm) ainsi que des
rsultats dextraction, de paramtres via la Fonction Y et les mesures Split C-V pour obtenir les
termes Cox,eff et eff. Ainsi, la mobilit effective est modlise par la formule (26) en utilisant
les valeurs extraites pour les deux facteurs dattnuation de mobilit et pour la mobilit bas
202
champ via la fonction Y alors que la capacit doxyde effective est mesure grce la mthode
Split C-V.
eff =
(26)
2
1 + 1 (V g Vt ) + 2 (V g Vt )
Il reste donc deux paramtres inconnus : la densit spectrale de puissance de la tension de
bandes plates SVFB et le paramtre de corrlation de mobilit . Or en faible inversion on peut
ngliger la corrlation de mobilit. La densit spectrale de puissance normalise du courant de
drain en fonction du courant de drain scrit alors :
2
S Id g m
SV
=
avec SVFB = SV g
(27)
I d2 I d FB
Donc il suffit de choisir la bonne valeur pour SVFB qui permette de modliser
correctement les mesures bas courant (sous le seuil).
8
1 .10-8
1.10
8
10
L=125nm
f=10Hz
SId/Id2 (Hz-1)
9
1 .10-9
1.10
SIdsId2cor10Hz
0
factm
10
1 .10 -10
1.10
mesures corriges
du bruit RTS
2
11
1 .10 -11
1.10
gm
SVFB avec SVFB = 8.10 13V 2 Hz 1
Id
12
12
1 .10 -12
1.10
9
1 .10 -9
1.10
9
9.026 10
10
1 10 -8
1.10
1 10 -7
1.10
1 .10 -6
Idbiscor , Idbis
1.10
1 10 -5
1.10
1 10 -4
1.10
1 .10
4
5.037 10
1.10-3

Figure 8 : Extraction de SVFB en utilisant le modle de McWhorter sans corrlation de mobilit.
La figure 8 donne le rsultat de cette premire tape pour le transistor exemple

(L=125nm). Cette figure illustre limportance de faire des mesures trs bas courant pour les
transistors courts o la corrlation de mobilit joue beaucoup donc il faut avoir des points de
mesures assez bas en courant l o elle devient ngligeable.
Ayant extrait SVFB, nous pouvons extraire la valeur du paramtre de corrlation de
mobilit en utilisant la formule (25) et en la comparant avec les mesures (voir figure 9).
8
1 .10-8
1.10
8
10
L=125nm
f=10Hz
SId/Id2 (Hz-1)
9
1 .10-9
1.10
mesures corriges
du bruit RTS
SIdsId2cor10Hz
0
factm
Fit
10
1 .10 -10
1.10
gm
SVFB avec SVFB = 8.10 13V 2 Hz 1

Id
2
11
1 .10 -11
1.10
avec SVFB = 8.10 13V 2 Hz 1 et = 1,2.104
12
1.10
10
gm
SVFB 1 + eff Cox ,eff d

g
I
m
d
12
1 .10 -12
9
1 .10 -9
1.10
9
9.026 10
1 10 -8
1.10
1 10 -7
1.10
1 .10 -6
Idbiscor , Idbis , Idbis
1.10
1 10 -5
1.10
1 .10 -4
1.10
1 .10 -3
1.10
4
5.037 10

Figure 9 : Extraction du coefficient de corrlation de mobilit en utilisant le modle de McWhorter avec
corrlation de mobilit.
203
La figure 9 montre le rsultat de cette seconde tape pour le transistor exemple

(L=125nm). La valeur extraite pour le coefficient de corrlation de mobilit est forte, ce qui est
logique au vu des dimensions du transistor. On remarque mme sur la figure 9 que la
corrlation de mobilit entrane un lger cart bas courant donc il convient de changer
lgrement la valeur de SVFB pour coller plus parfaitement aux mesures. Pour remarque, il
existe une autre faon dextraire ce paramtre de corrlation de mobilit : en forte inversion
SI
(Vg > Vt) devrait apparatre une linarit entre la racine de SVg (avec SVg = 2d car
gm
2
g
= m SVg ) et la diffrence (Vg Vt). La pente de cette droite, note A, nous donne
2
Id
Id
alors la valeur du coefficient de corrlation selon la formule :
A
=
(28)
0 Cox SVFB
S Id
1.1017
1,E+17
1.1016
1,E+16
0,01
0,01
nMOS
0,1
0,1
Coefficient de corrlation de mobilit
Densit dtats dans loxyde (cm-3 eV-1)
Pour le transistor exemple les deux faons de faire donnent la mme valeur pour .
Noublions pas le but principal de ces mesures de bruit, c'est--dire lextraction de la
densit des piges dans loxyde pour caractriser la qualit de loxyde de grille. La densit
spectrale de puissance de la tension de bandes plates extraite prcdemment nous donne la
densit de piges dans loxyde dans le modle de McWhorter [Ghibaudo 91], en considrant
quils sont rpartis uniformment dans loxyde de grille, selon la formule :
SVgWLC ox2 ,eff f
(29)
Nt =
kTq
avec la constante deffet tunnel gale 1.
Pour le transistor exemple nous trouvons une densit dtats dinterface de 3,7.1016 piges par
centimtres cubes et par lectronVolts. Cette valeur est plutt faible signe que loxyde de grille est
de trs bonne qualit malgr sa trs faible paisseur.
Bien videmment nous avons trait de la sorte chaque transistor et nous pouvons dire qu
chaque fois les mesures suivent bien le modle de McWhorter avec corrlation de mobilit, ce qui
veut dire que la source du bruit 1/f que nous observons est bien un pigeage des lectrons du canal
par des tats dans loxyde dont nous pouvons extraite la densit Nt si on considre quils sont
rpartis uniformment dans loxyde.
1,E+05
1.105
nMOS
1.104
1,E+04
1.103
1,E+03
0,01
0,01
0,1
0,1
1
1
Figure 10 : Densit dtats dans loxyde (a) coefficient de corrlation de mobilit (b) extraits pour une
batterie de transistors source et grille nMOS du lot GRI .
La figure 10 a) montre la variation de la densit dtats dans loxyde avec la longueur de

grille. Nous observons que la dynamique nexcde pas un facteur deux, ce qui donne des
valeurs faibles pour cette densit mmes pour les plus faibles longueurs de grille. Pour ce qui
204
est du coefficient de corrlation, la dynamique est la mme mais lallure de la courbe est
diffrente. Pour commenter lallure de ces courbes il convient au pralable davoir les courbes
quivalentes pour les pMOS afin de savoir sil y a un phnomne physique commun.
En effet, nous avons appliqu cette mthodologie aux pMOS source et grille communes
quivalents. Nous avons trouv que les pMOS suivaient aussi bien que les nMOS le modle de
McWhorter avec corrlation, de mobilit et nous avons observ aussi des excs de bruit RTS
faible courant pour les transistors courts.
15
1 .10-15
1.10
16
4.013 10
7
1 .10-7
1.10
8
1.191 10
L=125nm
1 .10-16
1.10
16
1 .10-17
1.10
1 .10
18
1 .10
19
1 .10
20
1 .10
21
SId/Id2 (Hz-1)
1.10-19
f=10Hz
8
1 .10-8
1.10
0
SIdsurId2
1.10-20
SIdsId2cor10Hz
1.10-21
22
Fit
1 .10
-22
1.10
23
.
0
factm
1 10
-23
1.10
24
.
1 10
9
1 .10-9
1.10
1.10-24
1 .10
L=125nm
mesures corriges
du bruit RTS
1.10-18
SPP
mesures brutes
17
25
SVFB = 4.10 12 V 2 Hz 1 et = 0
-25
26
1.10
1 .10
-26
27
1.10
1 .10
28
1.10
28
9.377 10 1 .10-27
10
10
-10
1 .10
1.10
9
1 .10 -9
1.10
9
2.784 10
SVFB = 4.10 12 V 2 Hz 1 et = 2,3.105
10
11
10
10
100
100
f
1 .10
1000
3
10000
1 .10
3
4.999 10
Frquence (Hz)
1 .10 -8
1.10
1 10 -7
1.10
1 .10 -6
1.10
Idbis
1 .10 -5
1.10
1 .10 -4
1.10
1 .10
4
1.505 10
1.10-3
Figure 11 : Spectres mesurs (a) et densit spectrale de puissance du courant de drain en fonction du
courant de drain (b) pour le pMOS de 125nm de longueur de grille.
1.1018
1,E+18
nMOS
pMOS
1.1017
1,E+17
1.1016
1,E+16
0,01
0,01
0,1
0,1
Coefficient de corrlation de mobilit
Densit dtats dans loxyde (cm-3 eV-1)
En effet, comme le montre la figure 11 a), bas courant on aperoit quelques excs de
bruit lorentzien alors qu haut courant on a vraiment que du bruit en 1/f pour lexemple choisi
qui est le pMOS quivalent au nMOS de dmonstration prcdent (L=125nm). Pour ce qui est
de la densit spectrale normalise elle suit, pour cet exemple, parfaitement le modle de
McWhorter avec corrlation de mobilit aprs avoir liminer le bruit RTS en excs (voir figure
11 b)). Ces conclusions sont valables pour les autres transistors pMOS en batterie source et
grille commune, nous pouvons donc comparer les rsultats des nMOS avec ceux des pMOS.
1,E+06
1.106
nMOS
pMOS
1,E+05
1.105
1,E+04
1.104
1.103
1,E+03
0,01
0,01
0,1
0,1
Figure 12 : Densit dtats dans loxyde (a) coefficient de corrlation de mobilit (b) extraits pour une
batterie de transistors source et grille nMOS et pMOS du lot GRI .
Pour ce qui est de la densit dtats dans loxyde, la figure 12 a) nous montre un rsultat
un peu surprenant : les densits sont plus leves pour les pMOS que pour les nMOS alors
quen gnral cest linverse. Cela peut peut-tre sexpliquer en tenant compte que nous avons
des oxydes nitrurs (voir II.2.1 a)). Mais quelque soit le type de transistors les valeurs
trouves sont assez faibles (autours de 1,5 1017 cm-3eV-1) ce qui caractrise une bonne qualit
pour loxyde de grille malgr sa trs faible paisseur (tox=1.2nm). Pour les deux types ne
transistors nous observons dabord une baisse de la densit dtats quand on diminue la
longueur de grille sexpliquant par un effet de canal court puis en dessous de 0,25m environ
205
de longueur de grille cette densit raugmente lgrement ce qui pourrait tre d aux dfauts
prs de la source et du drain cres lors de limplantation des poches de surdopage qui viennent
rajouter des tats dans loxyde.
Pour ce qui est du coefficient de corrlation de mobilit, la figure 12 b) montre que pour
les pMOS il est suprieur celui des nMOS quivalents denviron dune dcade ce qui est
conforme la littrature [Ghibaudo 2003] et sexplique par le fait que pour les trous leur
coefficient dinteraction coulombien avec un pige est plus grand que celui dun lectron.
Pour rsumer, quelque soit le type de transistor, le bruit en 1/f du courant de drain suit le
modle de McWhorter avec corrlation de mobilit, donc sa source est la variation du nombre
de porteurs dans le canal par pigeage par des tats dans loxyde de grille dont nous avons
extraits la densit et montr quelle tait faible malgr la faible paisseur de loxyde de grille.
IV.3.2 : Bruit BF du courant de grille

Pour les transistors longs, le courant de grille va venir perturber le courant de drain voire
le rendre ngatif (pour les nMOS) en forte inversion. Ainsi, la mthode prsente
prcdemment ne pourra sappliquer que partiellement, c'est--dire qu bas courant. Pour
illustrer cela, nous avons choisit de montrer les rsultats pour le transistor nMOS de 10m de
longueur et de largeur de grille dune batterie de transistors isols car dans cette configuration
la partition du courant de grille est plus simple modliser (rparti 50%-50% entre la source
et le drain en rgime ohmique).
18
1 .10-18
1.10
19
5
2.5 .10 -5
2,5.10
5
2.0326 10
W=L=10m
5
2 .10 -5
2.10
Vd=100mV
5
1.5 .10 -5
1,5.10
5
1 .10 -5
1.10
6
5 .10 -6
5.10
Id
6
-6
5 .10
-5.10
5
1 .10 -5
-1.10
5
1.5 .10 -5
-1,5.10
1.385 10
4.9289 10
0.2
0,2
0.4
0,4
0.6
0,6
0.8
0,8
Vg
1.2
1,2
1.4
1,4
1.6
1,60
1.4991 10
2.5563 10
W=L=10m
19
1 .10-19
1.10
20
1 .10-20
1.10
21
1 .10-21
1.10
22
1 .10-22
1.10
SPP
23
1 .10-23
1.10
24
1 .10-24
1.10
25
1 .10-25
1.10
26
1 .10-26
1.10
27
1.10
27
1.225 10 1 .10-27
101
110
10
10
100
100
f
1 .10
1000
1 .10
10000
3
4.999 10
Frquence (Hz)
Figure 13 : Courant de drain en chelle linaire en fonction de la tension de grille Vd=100mV (a) et
spectres mesurs en chaque point (b) pour le nMOS isol W*L=10m*10m.
La caractristique Id-Vg en rgime ohmique de ce transistor est donne par la figure 13 a),
on observe clairement la chute du courant de drain en forte inversion d aux fuites vers la grille
travers loxyde de grille. Les spectres mesurs sont prsents dans la figure 13 b), le bruit
reste globalement du bruit en 1/f.
206

-9 9
1 .10
1.10
10
5.0217 10
W=L=10m
Bruit
en excs
d Ig?
f=10Hz
SId/Id2 (Hz-1)
10
1 .10-10
1.10
0
SIdsurId2
Fit
11
1 .10-11
1.10
0
fact
mesures
12
1 .10-12
1.10
13
13
10 1 .10-13
1.10
8
1 .10 -8
1.10
8
1.1939 10
SVFB = 1,5.10 14 V 2 Hz 1 et = 0
SVFB = 1,5.10 14 V 2 Hz 1 et = 6,5.103

1 .10
1.10-7
1 10 -6
1.10
Idbis
1 10 -5
1.10
1 10 -4
1.10
5
2.0326 10

Figure 14 : Densit spectrale de puissance du courant de drain en fonction du courant de drain 10Hz pour
Vd=100mV pour le nMOS isol W*L=10m*10m.
La figure 14 montre la densit spectrale de puissance du courant de drain en fonction du

courant de drain 10Hz. Aux faibles valeurs de courant de drain, nous retrouvons un
comportement classique selon le modle de McWhorter avec corrlation de mobilit. Nous
extrayons une valeur de densit de piges dans loxyde de 5,57.1016 cm-3eV-1 et un coefficient
de corrlation de 6,5.103 qui correspondent trs bien aux valeurs trouves au paragraphe
prcdent pour le nMOS de 1m de longueur de grille soit Nt=5,57.1016 cm-3eV-1 et =6,56.103
(voir IV.3.1 b)). Par contre, on observe sur la figure 14 qu partir denviron 2.10-5A de
courant de drain un excs important de bruit d au courant de grille qui vient perturber le
courant de drain, on note dailleurs sur la figure 13 a) que cest partir de cette valeur seuil de
courant que le courant de drain commence diminuer. Alors en forte inversion il nest plus
possible dappliquer le modle classique de McWhorter, il faudrait tenir compte de lexcs de
bruit en provenance de la grille et modliser sa corrlation avec le courant de drain. Pour
remarque, nous avons vrifier sur le pMOS quivalent que nous retrouvons aussi des valeurs de
Nt et de trs proches de celles trouves pour le transistor de 1m de longueur de grille en
batterie source et grille commune ; et de plus nous retrouvons le mme type dexcs de bruit
en forte inversion.
Dj pour y voir plus clair, on peut essayer de mesurer et de modliser le courant de grille
seul. Pour cela, il suffit de polariser le drain zro volts car dans ce cas le courant de drain sera
gal la moiti du courant de grille (voir II.2.2 a)). Donc mesurer le bruit du courant de drain
dans cette configuration revient de fait mesurer le bruit du courant de grille ( un facteur 1/4
prs).
207

17
1 .10-17
1.10
18
3.3306 10
1 .10
1.10
5
-44
5.9246 10
W=L=10m
Vd=0V
5
1 .10-5
1.10
6
1 .10-6
1.10
Id=Ig/2
Id
7
1 .10-7
1.10
8
1 .10-8
1.10
1.10
1.168 10 1 .10-99
00
1.5108 10
0.2
0,2
0.4
0,4
0.6
0,6
0.8
0,8
Vg
11
1.2
1,2
1.4
1,4
1.6
1,6
0
1.4993 10
W=L=10m
18
1 .10-18
1.10
Vd=0V
19
1 .10-19
1.10
20
1 .10-20
1.10
21
1 .10-21
1.10
22
SPP 1 .10-22
1.10
23
1 .10-23
1.10
24
1 .10-24
1.10
25
1 .10-25
1.10
26
1 .10-26
1.10
27
27
1 .10-27
1.10
3.7491 10
101
100
100
f
10
10
110
1 10
1000
1 .10
3
4.999 10
10000
Frquence (Hz)
Figure 15 : Courant de drain en chelle logarithmique en fonction de la tension de grille Vd=0V (a) et
spectres mesurs en chaque point (b) pour le nMOS isol W/L=10m/10m.
Sur la figure 15 a) nous vrifions bien que le courant de drain est gal la moiti du
courant de grille. Les spectres correspondant aux points de mesures sont montrs sur la figure
15 b). Nous remarquons quau moins basse frquence nous avons un comportement en 1/f.
Donc nous pouvons essayer dappliquer le modle de McWhorter comme prcdemment mais
en se souvenant que le courant de drain est en fait le courant de grille un facteur prs. Par
exemple la transconductance gm utilise dans le modle est en fait la variation du courant de
grille avec la tension de grille toujours un facteur prs.
-8 8
1 .10
1.10
8
10
W=L=10m
Vd=0V
f=10Hz
1.10
SId/Id2 (Hz-1)
-9 9
1 .10
0
SIdsurId2
0
fact
10
1 .10-10
1.10
mesures
11
1 .10-11
1.10
SVFB = 1.10 12 V 2 Hz 1 et = 0
12
12
10 1 .10-12
1.10
8
1 .10 -8
1.10
8
10
1 10 -7
1.10
1 10 -6
1.10
Idbis
1 .10 -5
1.10
1 .10
5
5.9246 10
1.10-4

Vd=0V pour le nMOS isol W/L=10m/10m.
La figure 16 montre la densit spectrale de puissance du courant de drain (qui est en fait
le courant de grille un facteur prs) en fonction du courant de drain 10Hz. Nous avons t
assez surpris de constater que lapplication simple du modle de McWhorter dans cette
configuration ( Vd=0V) sans corrlation de mobilit colle trs bien nos mesures. Donc on
peut avancer prudemment que les porteurs en provenance de la grille sont pigs par des tats
dans loxyde de grille engendrant un bruit en 1/f que lon peut retrouver via le modle de
McWhorter.
Mais si on applique lquation (26) pour extraire la densit de piges dans loxyde, nous
trouvons une valeur trs leve de 3,17.1018cm-3eV-1 qui est denviron une dcade plus grande
que celle extraite par le bruit du courant de drain ( Vd=100mV). Donc le modle de
MacWhorter dans sa version canal dinversion ne sappliquerait que qualitativement au
208
bruit du courant de grille. Mais aussi, nous pourrions avancer que le fait que ce courant de
grille passe en volume travers non seulement loxyde de grille mais aussi travers aussi les
1500 de Silicium polycristallin de la grille pourrait expliquer que ces porteurs voient plus de
piges que ceux dun canal linterface Si/SiO2. Des tudes plus dtailles seraient ncessaires
sur ce sujet.
De plus, lorsquon mesure le bruit lectrique on va stresser la structure et il se peut
quapparaissent dans loxyde de grille des phnomnes de quasi-claquage [Monsieur 2002].
C'est--dire qu partir dune valeur de tension de grille peut se crer un pige dans loxyde qui
va gnrer un fort excs de bruit gnration-recombinaison (donc de type lorentzien) mais qui
ne va pas gnrer un fort excs de courant.
17
1 .10-17
1.10
18
-Courant de drain (A)
4
1 .10-5
1.10
5
3.2378 10
pMOS
W=L=10m
Vd=0V
5
1 .10-6
1.10
Id=Ig/2
6
Id 1 .10-7
1.10
apparition du
quasi-claquage
7
1 .10-8
1.10
1.10
4.1108 10 1 .10-98
0
0.2
0,2
0.4
0,4
0.6
0,6
0.8
0,8
Vg
1.2
1,2
-Tension de grille (V)
1.4
1,4
1.6
1,60
1.4995 10
5.0625 10
pMOS W=L=10m Vd=0V
18
1 .10-18
1.10
19
1 .10-19
1.10
20
1 .10-20
1.10
21
1 .10-21
1.10
22
-22
SPP 1 .10
1.10
23
1 .10-23
1.10
24
-24
1 .10
1.10
-25
25
1.10
1 .10
apparition du
quasi-claquage
-26
26
1.10
1 .10
27
1.10
27
6.1372 10 1 .10-27
101
100
100
f
10
10
110
1 .10
1000
1 .10
10000
3
4.998 10
Frquence (Hz)
Figure 17 : Courant de drain en chelle logarithmique en fonction de la tension de grille Vd=0V (a) et
spectres mesurs en chaque point (b) pour un pMOS isol W*L=10m*10m ayant subit un quasi-claquage
Vg=-1,5V.
La figure 17 montre un exemple pour ce phnomne, il sagit dun pMOS isol

W=L=10m. Sur la figure 17 b), on remarque que les spectres mesurs ont bien un
comportement en 1/f mais partir dune valeur de tension de grille (ici pour Vg=-1,15V) vient
se rajouter une forte composante lorentzienne alors quen courant (voir figure 17 a)) rien nest
signaler (pas dexcs constat).
-88
1 .10
1.10
8
10
pMOS
W=L=10m
Vd=0V
f=10Hz
SId/Id2 (Hz-1)
-99
1 .10
1.10
0
SIdsurId2
0
fact
10
1 .10-10
1.10
Bruit
en excs
d au
quasiclaquage
mesures
-11
11
1.10
1 .10
12
1.10
12
10 1 .10-12
8
1 .10 -8
1.10
8
10
SVFB = 4.1012 V 2 Hz 1 et = 0
1 .10 -7
1.10
1 .10 -6
1.10
Idbis
6
5
1 .10 -5
1.10
4
1 .10 -4
1.10
5
3.2378 10

Vd=0V pour un pMOS isol W*L=10m*10m ayant subit un quasi-claquage Vg=-1,5V.
Bien sur, si lon extrait la densit spectrale de puissance du courant de drain, elle sera
fausse pour les courants de drain suprieurs la valeur pour laquelle est apparu ce quasi-
209
claquage (voir figure 18). Donc il faut faire des mesures sur plusieurs chantillons identiques
jusqu ce quil y en est une sans apparition de quasi-claquage ce qui de fait arrive souvent car
le quasi-claquage nest heureusement pas systmatique.
Pour finir, il nest pas vident de modliser le bruit du courant de drain en rgime
ohmique (Vd=100mV par exemple) en forte inversion partir de ces mesures du bruit du
courant de grille car il faudrait pouvoir extraire ou mesurer le bruit du courant de drain corrig
de la fuite vers la grille (ce que nous avons appel le courant de drain corrig au chapitre II) et
lui ajouter le bruit mesur du courant de grille. Mais on peut objecter que cette faon de faire
prsuppose quil ny ait aucune corrlation entre ces deux bruits ce qui est loin dtre sr.
En rsum nous avons pu mesurer le bruit 1/f du courant de grille et montrer quil suit le
modle de McWhorter mais nous ne sommes pas encore capable de modliser linfluence du
bruit du courant de grille sur le bruit du courant de drain. A nos yeux, il serait impratif de se
pencher sur ce problme et de proposer un modle complet du bruit 1/f du courant de drain qui
tienne compte de linfluence du courant de grille et bien sr de le confronter des mesures sur
des oxydes ultrafins. Cette tude est en cours au sein de lIMEP.
IV.3.3 : Synthse
Les mesures de bruit basse frquence ont montres que le bruit en 1/f des porteurs du
canal dinversion des transistors MOS courts oxyde ultrafin vient de leur pigeage par des
tats situs dans loxyde dont nous avons dtermin la densit et dont nous avons montrs
quelle a une faible valeur, cela malgr la trs faible paisseur de loxyde de grille. De plus,
nous avons pu expliquer les variations de valeur de cette densit avec la rduction de la
longueur de grille par un effet de canal court coupl avec lapparition dun excs de piges d
limplantation de poches de surdopage.
Pour ce qui est des transistors longs, nous avons montr quapparat un excs de bruit en
forte inversion d linfluence du courant de grille qui dans ce rgime vient fortement
perturber le courant de drain. Nous avons pu mesurer le bruit du courant de grille en lui-mme
et montr quil est en 1/f et que lon peut aussi le modliser par un pigeage par des tats dans
loxyde dont nous avons extrait la densit. Nous avons vu que celle-ci tait plus leve
denviron une dcade que celle trouve par les mesures sur le courant de drain en rgime
ohmique.
En conclusion, les mesures de bruit lectrique nous ont apport de prcieux
renseignement sur la qualit de loxyde ultrafin des transistors du lot GRI mais il reste nos
yeux modliser de faon complte linfluence du courant de grille sur le bruit en 1/f du
courant de drain pour les dispositifs de grande surface.
IV.4 : Bruit BF des transistors pMOS SiGe [Romanjek 2004b]

Au cours de ltude effectue sur le premier lot de transistors pMOS htrojonction
Silicium-Germanium en notre possession nous avions caractris une perte du gain en mobilit
lorsquon diminuait la longueur de grille des transistors (voir II.4.2 a)). A lpoque nous nous
interrogions sur lorigine de ce phnomne et une des hypothse avance tait le dpeuplement
de la couche enterre Silicium-Germanuim dans les transistors ultracourts, le canal dinversion
se retrouverait alors dans la couche dencapsulation en Silicium relaxe, donc la mobilit des
porteurs diminuerait par rapport celle quils avaient dans la couche SiGe contrainte en
compression. Un des moyens pour valider ou rejeter cette hypothse est de faire des mesures de
210
bruit lectrique basse frquence sur des transistors pMOS SiGe ultracourts. En effet, il est
connu depuis une dizaine danne [Scott 94, Okhonin 98] que les pMOS SiGe prsentent un
bruit 1/f nettement infrieur, en forte inversion, aux transistors pMOS Si massif grce
lloignement du canal dinversion de linterface Si/SiO2. A notre connaissance, cette proprit
fut exprimentalement valide principalement sur des transistors longs et peu dtudes ont t
faites sur des canaux ultracourts. Il faut tout de mme prciser que trs peu dquipes de par le
monde peuvent, comme le CEA-Leti, fabriquer des pMOS SiGe de 50nm de longueur de grille.
Donc si cette proprit restait vraie aux dimensions dcananomtriques, cela voudrait dire que
le canal en grande majorit reste dans la couche enterre SiGe conduisant abandonner
lhypothse dun dpeuplement de cette couche.
IV.4.1 : Mesures du bruit 1/f canaux courts

Les mesures de bruit ont t effectue avec lappareillage dcrit au paragraphe IV.3.1 a),
c'est--dire un banc de mesure de bruit automatique et cela directement sous pointes pleine
plaque. Nous avons utiliss des batteries de transistors isols (voir II.4.1 b)), c'est--dire que
nous avions notre disposition quatre transistors isols de 10m de largeur de grille et de
10m, 100nm, 75nm et 50nm de longueur de grille. Rappelons quil sagit du lot , c'est--dire
que nous avions notre disposition une plaque SiGe avec une couche enterre de 15nm
12,5% de Germanium et une couche dencapsulation de 2nm aprs oxydation et dune plaque
rfrence en Silicium massif.
3
1 .10-3
1.10
4
3
1 .10-3
1.10
4
1.259 10
1.3652 10
4
1 .10-4
1.10
4
1 .10-4
1.10
5
1 .10-5
1.10
Si
L=50nm
6
1 .10-6
1.10
Id
7
1 .10-7
1.10
8
1 .10-8
1.10
9
1 .10-9
1.10
5
1 .10-5
1.10
SiGe
L=50nm
6
1 .10-6
1.10
Id
7
1 .10-7
1.10
8
1 .10-8
1.10
-99
1 .10
1.10
10
10
1.10-10
0.3
0,3
10 1 .10
3.0089 10
0.4
0.5
0.6
0.7
0.8
0.9
0,4
0,5
0,6
0,7
0,8
0,9
Vg
11
1.1
1.2
1.3
1.4
1,1
1,2
1,3
1,4
1.5
1,5
0
10
10
-10
1.10
0.4
-0,4
0.3
8.966 10 1 .10
1.4031 10
0.2
-0,2
00

1.10
15
Si
L=50nm
1 .10-17
1.10
17
18
1 .10-18
1.10
19
1 .10-19
1.10
1.10
20
1 .10-20
1.10
-21
SPP 1 .10
21
22
1 .10-22
1.10
23
1 .10-23
1.10
24
1 .10-24
1.10
25
1 .10-25
1.10
1.10
1 .10-26
26
2 7 -27
27
1.10
1 .10
2.4681 10
101
110
10
10
100
100
f
Frquence (Hz)
0.4
0,4
Vg
0.6
0,6
0.8
0,8
11
1.2
1,2
1.003
1 .10-15
16
1.2477 10
16
1 .10-16
1.10
0.2
0,2
1 .10
1000
1 .10
3
4.999 10
10000
15
1 .10-15
1.10
15
10
SiGe
L=50nm
16
1 .10-16
1.10
1 .10-17
1.10
17
18
1 .10-18
1.10
19
1 .10-19
1.10
20
-20
1 .10
1.10
1.10-212 1
SPP 1 .10
22
1 .10-22
1.10
23
-23
1.10
1 .10
-24
24
1.10
1 .10
25
-25
1 .10
1.10
-26
26
1.10
1 .10
1.10
2 7 -27
2.36 10 1 .10 2 7
11
10
10
100
100
f
3
1 .10
1000
4
1 .10
10000
3
4.999 10
Frquence (Hz)
Figure 19 : Courant de drain en chelle logarithmique en fonction de la tension de grille Vd=50mV (a et

b) et spectres mesurs en chaque point (c et d) pour le pMOS isol le plus court (W/L=10m/50nm) SiGe et
Si massif.
211
Nous avons choisi de montrer en exemple sur la figure 19 les spectres obtenus sur le
transistor SiGe le plus court (L=50nm) ainsi que ceux de son homologue rfrence. Pour
remarque, les figures 19 a) et 19 b) montrent que les fentres de mesure en tension de grille
sont diffrentes pour les deux types de transistors pour compenser le dcalage en tension de
seuil. Nous remarquons aussi que nous avons bien du bruit en 1/f quelque soit larchitecture
avec quelquefois bas courant lapparition dun bruit RTS en excs d au fait que lon a une
faible surface pour ces transistors. Pour les deux autres longueurs sub-0,1m nous avons le
mme type de rsultats et sur le transistor long nous retrouvons uniquement du bruit en 1/f.
1,E-08
1.10-8
1,E-07
1.10-7
L=10m
L=100nm
f=10Hz
f=10Hz
1.10-8
1,E-08
SId/Id2 (Hz-1)
SId/Id2 (Hz-1)
1.10-9
1,E-09
1.10-10
1,E-10
1.10-11
1,E-11
1.10-9
1,E-09
1.10-10
1,E-10
Si
Si
SiGe
1.10-12
1,E-12
1.10-9
1,E-09
SiGe
1.10-7
1,E-07
1.10-8
1,E-08
1.10-11
1,E-11
1.10-9
1,E-09
1.10-5
1.10-6
1,E-06
1,E-05
1.10
1,E-07
-7
1.10
1,E-08
-8

1,E-07
1.10-7
1,E-07
1.10-7
L=75nm
1.10
1,E-05
-5
1.10
1,E-04
-4
1.10
1,E-03
-3
L=50nm
f=10Hz
1,E-08
1,E-08
1.10-8
1.10-8
SId/Id2 (Hz-1)
SId/Id2 (Hz-1)
-6
f=10Hz
1.10-9
1,E-09
1.10-10
1,E-10
1.10-9
1,E-09
1.10-10
1,E-10
Si
Si
SiGe
SiGe
1.10-11
1,E-11
1.10-9
1,E-09
1.10
1,E-06
1.10
1,E-08
-8
1.10
1,E-07
-7
1.10
1,E-06
-6
1.10
1,E-05
-5
1.10
1,E-04
-4
1.10
1,E-03
-3
1.10-11
1,E-11
1.10-9
1,E-09
1.10
1,E-08
-8
1.10
1,E-07
-7
1.10
1,E-06
-6
1.10
1,E-05
-5
1.10
1,E-04
-4
1.10
1,E-03
-3
Figure 20 : Comparaison des densit spectrale de puissance du courant de drain en fonction du courant de
drain 10Hz pour Vd=50mV pour les pMOS isols Si et SiGe (a,b,c et d).
La figure 20 est la figure clef de cette tude. Elle montre que quelque soit la longueur de
grille les transistors SiGe prsentent un niveau mesur de bruit 1/f nettement plus faible (une
dcade en moyenne) en forte inversion que leur homologues Si massif. Cela signifie que le
canal dinversion reste majoritairement dans la couche enterre SiGe mme aux longueurs de
grille ultracourtes pour les pMOS SiGe. Une autre information importante est que les niveaux
de bruit se confondent faible courant signe que la densit de piges est peu prs la mme
pour les deux architectures. Donc la fabrication de pMOS SiGe ne dgrade pas plus loxyde de
grille que celle dun MOSFET Silicium massif classique. Ceci est d au choix judicieux de
lpaisseur de la couche dencapsulation qui bloque les ventuels atomes migrants de
Germanium en provenance de la couche enterre SiGe qui pourraient endommager loxyde de
grille.
En premire approche nous pouvons appliquer la mthodologie prsente prcdemment
(voir IV.3.1 b)) qui consiste extraire la densit de piges dans loxyde et le coefficient de
corrlation de mobilit en utilisant le modle de McWhorter avec corrlation de mobilit.
212

7
1 .10 -7
1.10
8
7
1 .10 -7
1.10
8
1.366 10
1.167 10
f=10Hz
0
SIdsurId2
0
SIdsurId2
0
9
1 .10 -9
1.10
Fit
mesures
11
11
-11
1 .10
1.10
9
1 .10 -9
1.10
9
2.459 10
9
1 .10 -9
1.10
0
factm
0
factm
10
1 .10-10
1.10
f=10Hz
8
1 .10 -8
1.10
SId/Id2 (Hz-1)
SId/Id2 (Hz-1)
8
1 .10 -8
1.10
Fit
SiGe
L=50nm
Si
L=50nm
mesures
10
1 .10-10
1.10
SVFB = 8.10 12 V 2 Hz 1 et = 0
SVFB = 8.10 12 V 2 Hz 1 et = 1,9.105

1 .10 -8
1.10
1 10 -7
1.10
1 .10 -6
1.10
Idbis
1 .10 -5
1.10
1 .10 -4
1.10
11
11
1 .10-11
1.10
9
1 .10 -9
1.10
9
10
10
SVFB = 7.10 12 V 2 Hz 1 et = 0
10
1 .10 -3
1.10
4
1.4 10
SVFB = 8.10 12 V 2 Hz 1 et = 8,2.10 4

8
1 .10 -8
1.10
1 10 -7
1.10
1 .10 -6
1.10
Idbis
1 .10 -5
1.10
1 .10 -4
1.10
1 .10 -3
1.10
4
1.259 10
Figure 21 : Comparaison avec le modle de McWhorter des densits spectrales de puissance du courant de
drain en fonction du courant de drain 10Hz pour Vd=50mV pour le pMOS isol le plus court (L=50nm)
Si (a) et SiGe (b).
La figure 21 donne un exemple de rsultat pour cette mthode, nous avons choisi de
montrer les courbes pour le transistor SiGe le plus court (voir figure 21 a)) et son homologue en
Si massif (voir figure 21 b)). La figure 21 montre bien une adquation entre les mesures et le
modle de McWhorter avec corrlation de mobilit, ceci est valable aussi pour les autres
transistors de plus grande longueur de grille.
Nt (cm-3 eV-1)
Si
SiGe
Si
SiGe
17
17
5
4
2,1.10
1,1.10
1,7.10
2,3.10
L=10m
L=100nm
8,9.10
16
3,1.10
16
1,7.10
5,7.10
L=75nm
4,7.10
16
4,7.10
16
2,0.10
6,1.10
L=50nm
6,2.10
16
5,4.10
16
1,9.10
8,2.10
Tableau 1 : Valeurs extraites de la densit de piges dans loxyde et du coefficient de corrlation de

mobilit par comparaison avec le modle de McWhorter.
Le tableau 1 donne les valeurs extraites de la densit de piges dans loxyde et du

coefficient de corrlation de mobilit pour tous les transistors. Nous remarquons une quasi
parfaite galit des densits de piges dans loxyde pour les deux architectures, et pour chacune
delle une baisse significative de cette densit pour les transistors ultracourts par rapport au
transistor long (L=10m) est constate qui sexplique par un effet de canal court (voir figure 12
a)). Quand au coefficient de corrlation, le tableau 1 montre que pour chaque transistor SiGe ce
coefficient est au moins deux fois plus faible que celui du transistor Si massif de rfrence
quivalent.
Ainsi, si on se contente de cette approche simple base sur un seul canal dinversion situ
linterface Si/SiGe, on peut dire que lloignement du canal de linterface Si/SiO2 fait baisser
le coefficient de corrlation de mobilit entranant une baisse significative du bruit en 1/f en
forte inversion pour les transistors SiGe par rapport des transistors Si massif de rfrence. Le
point important est que cette proprit est conserve mmes aux trs courtes longueurs de
grille.
IV.4.2 : Modlisation du bruit 1/f canaux courts

Afin de mieux comprendre pourquoi le niveau de bruit 1/f est plus faible en forte
inversion pour les transistors SiGe et de pouvoir quantifier et modliser cette baisse, nous
avons adapt nos transistors ultracourts un modle analytique du bruit 1/f dans les transistors
213
SiGe dvelopp par G. Ghibaudo et J. Chroboczek [Chroboczek 2002] bas sur la

modlisation du bruit de deux canaux en parallle, lun dans la couche SiGe, lautre dans la
couche dencapsulation.
IV.4.2 a) : Prsentation du modle de bruit 1/f dans les pMOS SiGe
Le modle se propose de rsoudre lquation de Poisson pour un canal de MOSFET
sparment pour les deux canaux prsents dans les transistors pMOS SiGe, c'est--dire le canal
prsent dans la couche dencapsulation et celui de la couche enterre SiGe qui si on a bien
choisit les paisseur des deux couches et le pourcentage de Germanium doit tre majoritaire.
Les hypothses de dpart sont :
(i). Tous les trous sont dans la sous bande des trous lourds avec une densit dtats
bidimensionnelle scrivant [Chretien 98]:
A 2D = m * hh / h 2
(30)
o mhh* est la masse effective des trous lourds.
Les charges dinversion Qi,cap et Qi,SiGe, du canal en surface (cap pour couche
dencapsulation en anglais) et celui enterr (SiGe), sont obtenus partir des quations (31a) et
(31b) en utilisant la statistique Fermi-Dirac

Qi ,cap ( cap ) = qA2 D kT ln 1 + exp ( capkT 0 )
(31a)
et
Qi , SiGe( sige ) = qA2 D kT ln 1 + exp ( SsiGe kT 0 + E ) ,
(31b)
o Si et SiGe sont respectivement les potentiels aux interfaces Si/SiO2 et Si/SiGe et 0 est le
potentiel de dcalage (dpendant du niveau du dopage substrat, Nd). Le dcalage en nergie de
la bande de valence du puit quantique au niveau de la couche enterre SiGe est E=0.84FGe
(eV), FGe tant la fraction de Germanium [Fischetti 96].
(ii). La relation entre la charge dinversion et le potentiel de surface est commande par la
loi de Gauss et par la condition de continuit du potentiel.
+ Qd
Q
(32a)
cap = SiGe + i , SiGe
.t cap
et
SiGe = d +
Qd
.(t SiGe + t buf ) ,
(32b)
o d est le potentiel linterface SiGe/couche tampon (buf pour buffer en anglais), la

permittivit du Silicium, et Qd la charge de dpltion dans le substrat ( Qd = 2qeN d d ).
(iii). Lquation de conservation de la charge est alors applique au niveau de la grille
pour relier les potentiels et les charges Cox la capacit doxyde de grille,
Qi ,cap + Qi , SiGe + Qd
V g = V fb + cap +
(33)
C ox
(iv). Le courant de drain total est la somme du courant dans la couche dencapsulation
Id,cap et celui dans la couche enterre SiGe Id,SiGe, donc Id=Id,cap+ Id,SiGe. En rgime ohmique
(Vd0) les courants de drain dans les deux couches sont donns respectivement par :
W
I d ,cap = eff ,cap Qi ,capVd
(34a)
L
et
W
I d , SiGe = eff , SiGe Qi , SiGeVd
(34b)
L
214
o eff,cap et eff,SiGe sont les mobilits effectives dans les couches dencapsulation et
SiGe. Leurs valeurs sont extraites grce la mthode Fonction Y par lextraction de la mobilit
bas champ, des facteurs dattnuation de mobilit et de la tension de seuil (voir I.6.2). Ainsi
ce modle tient compte de la dgradation de la mobilit bas champ avec la rduction de la
longueur de grille observe sur les transistors SiGe (voir II.4.2 a)).
Aprs avoir valider ce modle de courant de drain en le comparant avec les mesures des
caractristiques Id(Vg) nous utilisons le modle de McWhorter pour simuler le bruit 1/f. Ce
modle suppose que les variations temporelles de la tension de bande plate Vfb= - Qox/Cox
proviennent dun phnomne de capture/emission des porteurs dun canal dinversion dun
MOSFET par des tats lents localiss linterface Si/SiO2. Ceci entrane une fluctuation dans
les deux couches dinversion bidimentionnelles, dabord pour le canal dans la couche
dencapsulation (au niveau de linterface Si/SiO2) puis, par couplage capacitif, pour le canal
dans la couche enterre SiGe. Les fluctuations de la tension de bandes plates Vfb entranent
donc une corrlation entre les fluctuations du nombre de porteurs de chaque couche dinversion
(cap et SiGe). Comme les deux flux des deux courants de drains (cap et SiGe) sont parallles,
la fluctuation du courant de drain total Id est la somme de deux composantes :
I d = I d ,cap + I d , SiGe = ( g m,cap + g m , SiGe ) Qox C ox ,
(35)
o gm,cap and gm,SiGe sont la transconductance du canal de la couche dencapsulation et de celui
de la couche enterre SiGe.
Les contributions des deux canaux la densit spectrale de puissance associ la
fluctuation du nombre de porteurs scrivent en utilisant la formulation dcrite prcdemment
(voir quation 25) partir du modle de McWhorter [Ghibaudo 91] :
S Id ,cap = SVfb .g m,cap
I d ,cap
1 + c C ox eff ,cap
g m,cap
(36a)
et
2
I d , SiGe
.
S Id , SiGe = SVfb .g m , SiGe 1 + R. c C ox eff , SiGe
(36b)
g
m , SiGe
Le bruit du courant de drain total est donn par la somme SId=SId,cap+ SId,SiGe comprenant
les mobilits effectives dfinies par les quation (34a) et (34b), et SVfb tant la densit spectrale
de puissance associe la fluctuation de la tension de bandes plates dont nous rappelons la
formule ci-dessous [Ghibaudo91] :
S Vfb = q 2 N t kT (WLC ox2 f ) ,
(37)
o Nt est la densit de piges dans loxyde, la constante deffet tunnel gale 1, et f la
frquence.
Le second terme dans la parenthse des quations (36a) et (36b) reprsentant la corrlation de
mobilit agissant en forte inversion. Pour le canal enterr dans la couche SiGe ce coefficient de
corrlation est multiplier par un facteur R (R<1) pour tenir compte de la rduction des
interactions coulombiennes des porteurs du canal enterr avec les tats linterface Si/SiO2 due
lloignement de ce canal de linterface entranant une diminution du phnomne de
corrlation de mobilit comme discut prcdemment. Ce facteur R serait dautant plus faible
que le canal enterr sera loin de linterface Si/SiO2 donc dautant plus que la couche
dencapsulation sera paisse.
2
IV.4.2 b) : Comparaison du modle avec les donnes exprimentales
215
La premire tape de validation de ce modle est de comparer le courant de drain total

simul en utilisant les paramtres extraits au pralable par Fonction Y grce aux mesures des
caractristiques Id-Vg.
0(cm2 V-1s-1)
Si
SiGe
-3
L=10m
60,331
154,978
-0,757
-0,042
0,228
0,377
Nd (cm )
Si
SiGe
18
17
8,09.10
2,02.10
L=100nm
44,683
42,815
-0,745
-0,157
0,857
0,676
1,14.10
18
6,75.10
17
L=75nm
39,85
35,413
-0,749
-0,189
0,997
0,726
1,04.10
18
6,14.10
17
4,22.10
7,04.10
36,726
28,506
-0,744
-0,263
1,201
0,843
Tableau 2 : Valeurs extraites au pralable par Fonction Y utilises dans le modle.
17
L=50nm
Vt(V)
1(V)
Si
SiGe
Si
SiGe
17
Dans le tableau 2 sont regroups les valeurs des paramtres que lon injecte dans notre
modle. Au passage, on remarque exactement les mmes comportements de ces paramtres
avec la rduction de la longueur de grille que ceux des transistors en batteries source et grille
communes prsents au paragraphe II.4.2 a).
5
1 .10 -5
1.10
6
6 10
-6
6.10
6
W=10m
L=10m
6 10
Gdii ,01
6
4 .10 -6
4.10
gmii ,1
SiGe
Si
1.10 7-7
1 .10
Idexp
gm= dId / dVg (S)
-Id (A)
6
1 .10 -6
1.10
Si
6
3 .10 -6
3.10
gmm
8
1 .10 -8
1.10
points de mesure
modle
1
-1
points de mesure
modle
6
2 .10 -6
2.10
6
1 .10 -6
1.10
1.10 9-9 1.5

-1.5
1.5
10 1 .10
W=10m
L=10m
SiGe
6
5 .10 -6
5.10
0.5
-0.5
Vgii , Vgexp
Vg (V)
00
0.5
0.5
0.5
1.5
-1.5
1.5
-11
0.5
-0.5
Vg (V)
( Vg) ii , Vgexp
00
0.5
0.5
0.5
-4
2.5.10
4
3
1 .10 -3
1.10
3
10
2.5 10
W=10m
L=50nm
4
1 .10 -4
1.10
W=10m
L=50nm
Si
2 .10
2.10
4-4
1.10
6
1 .10 -6
1.10
Si
Gdii ,1
gm= dId / dVg (S)
-Id (A)
5
1 .10 -5
SiGe
4
1.5 .10 -4
1.5.10
gmii ,1
SiGe
gmm
Idexp
7
1 .10 -7
1.10
8
1 .10 -8
1.10
1.10
9
1 .10 -9
points de mesure
modle
1.10
1.5
-1.5
1.5
5
5 .10 -5
5.10
10
10 1 .10 10-10
4-4
1.10
1 .10
-11
0.5
-0.5
0
Vgs (V) 0
( Vg) ii , Vgexp
0.5
0.5
0.5
1.5
-1.5
1.5
points de mesure
modle
-11
0.5
-0.5
( Vg) ii , Vgexp
Vgs (V)
00
0.5
0.5
0.5
Figure 22 : Comparaison entre le modle et les caractristiques Id(Vg) et gm(Vg) pour le transistor le plus
long (L=10m) (a et b) et le plus court (L=50nm) (c et d).
La figure 22 illustre la bonne adquation entre ce modle en utilisant les paramtres du

tableau 2 et les mesures exprimentales. Cette adquation est valable pour tous nos transistors.
Remarquons sur les figures 22 b) et 22 d) que le gain en transconductance observ sur les
transistors longs (figure 22 b)) est perdu aux longueurs de grille ultracourtes (figure 22 d)).
Pour modliser cela nous avons d admettre que le gain mobilit bas champ est dgrad aux
courtes longueurs de grille et que cette perte est intrinsque au transistor. Pour cela, nous avons
utilis les valeurs extraites par la mthode Fonction Y , ceci est valable car ce modle
montre que les conditions technologiques de nos transistors SiGe (tailles des diffrentes
couches et pourcentage de Germanium) garantissent que le courant de drain total provient en
trs grande majorit du canal enterr dans la couche SiGe et cela quelque soit la longueur de
216
grille (voir figure 23). Donc les valeurs extraites par la mthode Fonction Y , qui suppose un
seul canal, sont bien adaptes pour nos transistors mme les plus courts.
3
1 .10 -3
1.10
3
1 .10 -3
3
1.10
courant dans la
couche enterre SiGe
courant dans la
couche dencapsulation
10
4
1 .10 -4
1.10
5
1 .10 -5
1.10
10
W=10m
L=10m
5
1 .10 -5
1.10
0
6
Gdcap 1 .10 -6
-Id (A)
-Id (A)
0
6
Gdcap 1 .10 -6
1.10
1.10
1
Gdsige
1
Gdsige
Idexp
W=10m
L=50nm
4
1 .10 -4
1.10
7
1 .10 -7
1.10
Idexp
7
1 .10 -7
1.10
courant dans la
couche enterre SiGe
courant dans la
couche dencapsulation
8
1 .10 -8
1.10
8
1 .10 -8
1.10
Courant de drain
mesur
9
1 .10 -9
1.10
9
1 .10 -9
1.10
10
10
10
1 .10 -10
1.10
1.5
-1.5
1.5
Courant de drain
mesur
10
1 .10 -10
1.10
1.5
-1.5
1.5
10
10
0.5
-1
-0.5
( Vg) , Vg , Vgexp
0.5
0.5
0.5
Vg (V)
-1
0.5
-0.5
0.5
( Vg) , Vg , Vgexp
0.5
0.5
Vgs (V)
Figure 23 : Diffrentiation des deux canaux (cap et Sige) et comparaison avec la caractristique Id(Vg)
mesure pour le transistor SiGe le plus long (L=10m) (a) et le plus court (L=50nm) (b).
Les figures 23 a) et 23 b) montrent donc que lhypothse dun dpeuplement de la couche

enterre SiGe aux courtes longueurs de grille est fausse et quil faut chercher ailleurs lorigine
physique de la perte du gain en mobilit bas champ des transistors SiGe ultracourts.
Une fois le modle valid dun point de vue statique, on peut lutiliser pour dcrire le
niveau de bruit 1/f de nos mesures.
8
1 .10-7
1.10
9
7
1 .10-7
1.10
8
2.22310
10
1 .10 -9
SIdsId2exp
1.10
SIdsId2exp
SIdNii ,1
12
1 .10 -12
1.10
points de mesure
modle
13
1.10
1 .10 -13
9
1 .10 -9
1.10
9
8
1.10
1 .10 -8
10
1 .10 -10
1.10
13
10
1.23810
7
1 .10 -7
1.10
Idbis , Gdii ,1
Id (A)
6
1 .10 -6
1.10
5
1 .10 -5
1.10
6
W=10m
L=75nm
8
7
1.10
1.10
1 .10 -8
1 .10 -7
6
1 .10 -6
1.10
, Gdii ,1
IdIdbis
(A)
5
1.10
1 .10 -5
4
1.10
1 .10 -4
1.10
3
1 .10 -3
4
1.3410
7
1.10
1 .10 -7
W=10m
L=50nm
SIdsId2exp
SIdsId2exp
9
1 .10 -9
1.10
10
-10
11
-11
1.97 10 1 .10 11
9-9
1 .10
9
10
1.10
8
1 .10 -8
1.10
SId/Id2 (Hz-1)
SId/Id2 (Hz-1)
10
8
1 .10 -8
1.10
1 .10
1.10
11
1.10
1 .10 -11
9
1 .10 -9
1.10
10
7
1 .10 -7
1.10
7
points de mesure
modle
11
6.54810
10
SIdNii ,1
9
1 .10-9
1.10
SIdNii ,1
11
1 .10 -10
1.10
3.87610
W=10m
L=100nm
8
1.10
1 .10-8
SId/Id2 (Hz-1)
9
1 .10-8
1.10
SId/Id2 (Hz-1)
4.56210
W=10m
L=10m
1.10
SIdNii ,1
points de mesure
modle
8-8
1.10
1 .10
7-7
1.10
1 .10
1.10 6-6
1 .10
Idbis , Gdii ,1
Id (A)
9
1 .10 -9
1.10
1.10
1 .10
5-5
1.10
1 .10
4-4
1.10
1 .10
3-3
1.10
1 .10
4
1.894 10
10
10
-10
points de mesure
modle
11
11
-11
1.10
1 .10
9-9
1.10
1 .10
9
10
8-8
1.10
1 .10
7-7
1.10
1 .10
6-6
1.10
1 .10
, Gdii ,1
IIdbis
d (A)
5-5
1.10
1 .10
4-4
1.10
1 .10
5
1.409 10
Figure 24 : Comparaison entre le modle et les mesures pour la densit spectrale de puissance du courant
de drain en fonction du courant de drain pour les transistors SiGe.
217
La figure 24 montre un excellent accord entre les prdictions du modle et les mesures
quelque soit la longueur de grille des transistors SiGe. Pour ce faire, nous avons pris comme
densit de piges dans loxyde les valeurs extraites prcdemment (voir tableau 1) et pour
coefficient de corrlation de mobilit celui extrait sur les transistors Si de rfrence (voir
tableau) que nous avons multiplier par un coefficient R (voir quation 36a)) pris gal 0,2,
valeur choisie pour que le modle concide avec les mesures. Cette dmarche savre
concluante pour tous nos transistors SiGe, ce qui veut dire quune valeur de 0,2 pour le
coefficient R reprsente la baisse dintensit de linteraction coulombienne des porteurs dans le
canal enterr d la distance de 2nm les sparant de linterface Si/SiO2. Si on multiplie les
valeurs de des transistors de rfrence par ce facteur 0,2 nous trouvons une valeur lgrement
infrieure celle trouve en appliquant simplement le modle de McWhorter pour un seul canal
(voir les valeurs du tableau 1 pour les transistors SiGe) car malgr le fait que le courant dans la
couche dencapsulation soit nettement infrieur celui de la couche enterre, comme il est plus
prs de linterface Si/SiO2, il interagira plus fortement avec elle, donc la contribution de ce
courant au bruit total ne peut tre nglig, expliquant le coefficient de corrlation total sera un
peut plus fort que si on ne prenait que celui du canal enterr SiGe.
IV.4.3 : Conclusion sur le bruit 1/f dans les pMOS SiGe

Les mesures de bruit lectrique basse frquence effectues sur le premier lot de pMOS
SiGe ont montr une rduction significative du bruit en 1/f en forte inversion pour les pMOS
canal enterr Silicium-Germanium par rapport des pMOS Silicium massif canal surfacique,
cette proprit tant conserve aux plus courtes longueurs de grille. Ceci entrane labandon de
lhypothse dun dpeuplement de la couche enterre Silicium-Germanium aux courtes
longueurs de grille pour expliquer la perte du gain en mobilit observ pour les transistors
pMOS Silicium-Germanium ultracourts par rapport leurs homologues Silicium massif.
Une premire approche pour modliser le niveau de bruit 1/f des deux architectures a t
effectue, elle consiste ne prendre en compte quun seul canal dinversion et dappliquer le
modle de McWhorter avec corrlation de mobilit. Cette approche a permis de montrer, via la
quasi quivalence des niveaux de bruit sous le seuil, que les deux architectures ont une densit
de piges dans loxyde faible et quasi quivalente. Ceci montre que la couche dencapsulation a
t suffisamment paisse pour bloquer dventuels atomes de Germanium qui auraient pu
migrer vers loxyde de grille et par ce fait le dgrader. Les valeurs extraites pour le coefficient
de corrlation de mobilit montrent que la baisse observe du niveau de bruit 1/f en forte
inversion sexplique par une plus faible corrlation entre les porteurs du canal enterr des
transistors SiGe par rapport ceux du canal surfacique des transistors Si massif ceci tant
explique par la distance entre le canal enterr SiGe et linterface Si/SiO2 (2nm dans ce cas).
Une seconde approche plus quantitative a t mene en utilisant un modle qui se
propose de rsoudre lquation de Poisson pour un canal de MOSFET sparment pour les
deux canaux prsents dans les transistors pMOS SiGe, c'est--dire le canal prsent dans la
couche dencapsulation et celui de la couche enterre SiGe puis de modliser pour les deux
canaux le bruit en 1/f en utilisant le modle de McWhorter et au final de sommer les deux
bruits pour obtenir le niveau de bruit 1/f total que lon compare avec les mesures. Le modle a
t valid dun point de vue statique en tenant compte de la perte de gain en mobilit dans la
couche enterre SiGe en le comparant avec les caractristiques Id-Vg mesures. La rsolution de
lquation de Poisson montre par ailleurs que la grande majorit des porteurs est dans la couche
enterre SiGe mmes aux courtes longueurs de grille. Puis le modle a t valid dun point de
vue bruit 1/f en le comparant aux mesures. Pour cela nous avons d introduire un facteur
dattnuation de la corrlation de mobilit pour le canal enterr SiGe gal 0,2 montrant que
218
les porteurs dans la couche enterre SiGe interagissent nettement moins avec les tats dans
loxyde que ceux en surface. Ce facteur explique pourquoi les pMOS canal enterr SiGe ont
un niveau de bruit 1/f plus faible en forte inversion que le pMOS canal surfacique Si massif.
Pour conclure, nous avons pu mesurer et modliser le bruit 1/f des transistors canal
enterr SiGe et cela mme aux trs courtes longueurs de grille.
IV.5 : Conclusion
Aprs avoir rappel ce quest le bruit lectrique, comment on le mesure ainsi que ses
diffrentes sources pour un transistor MOS nous avons tudi le bruit 1/f majoritaire dans les
transistors MOS pour deux des architectures de transistors MOS dont nous avons montr les
rsultats de caractrisation statique aux deux chapitres prcdents.
En premier lieu, nous avons mesur et modlis le bruit 1/f pour des transistors
ultracourts oxyde ultrafin (1.2nm). Nous avons vu que le bruit 1/f de ces dispositifs se
modlise trs bien par capture/mission des porteurs du canal surfacique dinversion par des
tats situs dans loxyde dont nous avons dtermin la densit et dont nous avons montr
quelle a une faible valeur, cela malgr la trs faible paisseur de loxyde de grille. De plus,
nous avons pu expliquer les variations de cette densit avec la rduction de la longueur de grille
par un effet de canal court coupl avec lapparition dun excs de piges d limplantation de
poches de surdopage. Mais pour les dispositifs de grande surface, nous avons montr que le
courant de grille provoque un excs de bruit 1/f du courant de drain. Nous avons mesur ce
bruit 1/f du courant de grille dont nous avons pu au moins qualitativement modliser le niveau
par une approche quivalente celle du courant de drain, c'est--dire par un pigeage des
porteurs du canal par des tats dans loxyde de grille entranant un bruit de type 1/f. Il resterait
nanmoins modliser plus quantitativement ce bruit de courant de grille ainsi que sa
corrlation et sa contribution au bruit du courant de drain pour les dispositifs de grande surface
oxyde ultrafin.
En second lieu, nous avons tudi le bruit 1/f des transistors canal enterr SiliciumGermanium. Les mesures ont permis de constater une rduction significative du bruit en 1/f en
forte inversion pour les pMOS canal enterr Silicium-Germanium par rapport des pMOS
Silicium massif canal surfacique, cette proprit tant conserve aux plus courtes longueurs
de grille. Nous avons montr et valid un modle qui se propose de rsoudre lquation de
Poisson pour un canal de MOSFET sparment pour les deux canaux prsents dans les
transistors pMOS SiGe, c'est--dire le canal prsent dans la couche dencapsulation et celui de
la couche enterre SiGe puis de modliser pour les deux canaux le bruit en 1/f en utilisant le
modle de capture/mission par les tats prsents dans loxyde de grille. Ce modle a permis de
montrer dun point de vue statique que les porteurs des transistors SiGe restent majoritairement
dans la couche enterr SiGe et cela mme aux plus courtes longueurs de grille. De plus, ce
modle a montr que loxyde de grille des transistors SiGe tait daussi bonne qualit que celui
de transistors Si massif de rfrence. Enfin, il a montr que la baisse du niveau de bruit 1/f en
forte inversion des transistors SiGe tait due la moindre interaction coulombienne (corrlation
de mobilit) des porteurs prsents majoritairement dans la couche enterr SiGe avec les tats
dans loxyde de grille, cela tant du lloignement de ce canal dinversion de linterface
Si/SiO2.
Au final, les mesures et modlisations du bruit 1/f dans les transistors MOS permettent
davoir de prcieux renseignements sur le transport lectrique de ces dispositifs ainsi que sur la
qualit de leur oxyde de grille. Nanmoins plusieurs points restent en suspend notamment
linfluence du bruit du courant de grille sur le bruit du courant de drain dans les transistors
oxyde ultrafin de grande surface dont il nous parat important quune tude pousse soit
poursuivie. De plus, nous navons pu tudier le bruit 1/f des transistors Si:C, nous pensons quil
219
apporterait de prcieux renseignements sur la qualit de loxyde de grille et pourrait

caractriser les dfauts dus la migration datomes de Carbone en provenance de la couche
enterre Si:C.
Pour finir, le bruit lectrique basse frquence est de notre point de vue une tude trs utile
quil serait intressant de mener systmatiquement chaque fois quune nouvelle architecture
de transistors MOS apparat.
220
221
Conclusion
Ce mmoire a prsent la majeure partie des rsultats du travail effectu au cours de
cette thse qui tait de caractriser lectriquement et de modliser trois architectures de
transistors CMOS pour des filires 50nm et en de.
Le premier chapitre a expliqu ce quest un transistor MOS effet de champ, puis a
prsent son principe de fonctionnement ainsi que les quations de base rgissant en terme de
courants les diffrents modes de fonctionnement dans lesquels sont utiliss les transistors
MOS. Ensuite nous nous sommes penchs sur les effets quentrane la miniaturisation dun
transistor MOS sur les principaux paramtres lectriques rgissant son fonctionnement. Trois
solutions technologiques permettant de limiter certains effets nfastes de cette miniaturisation
ont t prsentes, ce sont des solutions couramment employes pour des filires 50nm et en
de. Afin dextraire ces paramtres technologiques a t dcrite la mthode Fonction Y
base sur des mesures courant-tension qui ft la principale mthode employe lors de cette
thse.
Le second chapitre a prsent les principaux rsultats obtenus sur le transport lectrique
de trois architectures de transistors MOS Silicium massif ultracourts obtenus par lextraction
de paramtres base sur des mesures courant-tension en utilisant la mthode Fonction Y .
En premier lieu ont t prsents les rsultats sur trois gnrations de lots de
transistors CMOS ultracourts oxyde ultrafin (1.2nm) issus dune collaboration
avec STMicroelectronics. Cette trs faible paisseur doxyde de grille nous a
oblig corriger la mthode Fonction Y afin de prendre en compte les fuites
vers la grille. Nous avons propos une mthode complte pour extraire
exprimentalement les coefficients de rpartition du courant de grille que nous
avons valid par comparaison des rsultats avec un modle physique bas sur le
calcul de la rponse temporelle dune charge dinversion vers la source, le drain
et la grille donnant cette rpartition gomtrique du courant de grille en fonction
des polarisations source, drain et grille. Ce travail effectu, nous avons montr
quau fil des gnrations les transistors CMOS gardaient de trs bonnes
caractristiques au niveau du transport lectrique mais nous avons aussi
caractris une dgradation de la mobilit bas champ aux courtes longueurs de
grille que lon souponne tre due aux poches de surdopage. Au final, nous
avons dmontr la viabilit des transistors CMOS ultrafins jusqu 30nm de
longueur de grille.
En second lieu ont t prsents les rsultats sur deux gnrations de lots de
transistors nMOS ultracourts incorporation de Carbone (Si:C) issus dune
collaboration avec le CEA-Leti. Nous avons montr que cette architecture
permet de garantir un bon contrle des effets de canaux courts sans avoir recours
un fort dopage canal et de fortes poches de surdopage. Nous avons montr
quun fort pourcentage de Carbone (>1%) ntait pas la meilleure solution a
adopter car il dgradait davantage le transport quil ne faisait gagner en contrle
des effets de canaux courts. Au final, nous avons montr, quavec un choix
judicieux des divers paramtres technologiques, que les nMOS Si:C permettent
de garantir un bon contrle des effets de canaux courts jusqu 50nm de
longueur de grille sans altrer le transport lectrique.
222
En dernier lieu ont t prsents les rsultats sur deux gnrations de lots de
transistors pMOS ultracourts htrojonction Silicium-Germanium (SiGe) issus
dune collaboration avec le CEA-Leti. Nous avons montr que cette architecture
permet elle aussi de garantir un bon contrle des effets de canaux sans avoir
recours un fort dopage canal et de fortes poches de surdopage. Nous avons
montr aussi que le gain en mobilit espr par la conduction dans une couche
contrainte en compression tait dgrad aux courtes longueurs de grille. Au
final, nous avons cherch comprendre do venait ce problme.
Le troisime chapitre a t consacr une optimisation de la mthode Split C-V base

sur des mesures capacitives pour les dispositifs sub-0,1m pour pouvoir extraire sparment
la longueur de grille effective et la mobilit effective de ces transistors, tout cela dans le but
de comprendre lorigine physique des dgradations de mobilit constates au second chapitre.
Cette optimisation passe par deux corrections successives de la mesure de la capacit grillecanal, lune pour liminer une capacit parasite non ngligeable ces longueurs de grille et
lautre pour tenir compte de linfluence des rsistances daccs. Ces mesures nous ont
permis :
Dune part de proposer une explication la perte du gain en mobilit des
transistors pMOS SiGe aux courtes longueurs de grille par une relaxation de la
contrainte due la prsence de dfauts que nous avons caractris en appliquant
cette mthode optimise basse temprature.
Dautre part, de relier la baisse de mobilit constate pour les dispositifs
ultracourts oxyde ultrafin aux poches de surdopage implantes prs de la
source et du drain qui entranent une augmentation du dopage effectif vu par les
porteurs du canal ce qui rduit dautant plus leur mobilit.
Mais aussi de relier la dgradation de la mobilit dans les nMOS Si:C aux
atomes de Carbone en sites interstitiels qui en migrant crent des dfauts qui
gnerons le transport lectrique de ce type de transistors.
Au final, de proposer et de valider une optimisation de la mthode Split C-V qui
savre tre un moyen efficace dtude du transport lectrique dans les canaux
ultra courts.
Dans le dernier chapitre, aprs avoir rappel ce quest le bruit lectrique, comment on le
mesure ainsi que ses diffrentes sources pour un transistor MOS nous avons tudi le bruit en
excs dans les transistors MOS dit bruit 1/f pour deux des architectures de transistors MOS
dont nous avons montr les rsultats de caractrisation statique aux deux chapitres prcdents.
Tout dabord, nous avons montr et modlis le fait que pour le premier lot de
transistors ultracourts oxyde ultrafin le niveau de bruit 1/f restait faible grce
une bonne qualit de loxyde de grille malgr la trs faible paisseur de celui-ci.
Nous avons aussi caractris pour les dispositifs de grande surface de ce lot que
le bruit des fuites en courant vers la grille entranait un excs de bruit pour le
courant de drain que nous avons pu qualitativement modlis.
Ensuite, nous avons constat une rduction significative du bruit en 1/f en forte
inversion pour les pMOS SiGe mme aux plus courtes longueurs de grille. Nous
avons montr et valid un modle en statique double canal, celui prsent dans
la couche dencapsulation et celui de la couche enterre SiGe. Ensuite, cette
mme approche a t utilise pour modliser le bruit 1/f partir de la
capture/mission des porteurs par les tats de loxyde de grille. Ce modle a
montr que loxyde de grille des transistors SiGe tait daussi bonne qualit que
celui de transistors Si massif de rfrence et que la baisse du niveau de bruit 1/f
223
en forte inversion des transistors SiGe tait due la moindre interaction des
porteurs prsents majoritairement dans la couche enterr SiGe avec les tats
dans loxyde de grille, cause de lloignement de ce canal dinversion de
linterface Si/SiO2.
Pour conclure, au cours de cette thse nous avons pu tudier le transport lectrique pour
des canaux ultracourts de trois architectures de transistors MOS. Pour cela nous avons d
proposer et/ou optimiser des procdures exprimentales pour arriver extraire correctement
les paramtres lectriques de transistors aussi courts. Afin de valider ces nouvelles mthodes,
nous avons dvelopp des modles physiques analytiques expliquant les comportements des
paramtres lectriques dun transistor MOS de telles longueurs de grille. Nanmoins,
plusieurs points ont t laisss en suspend quil nous semble indispensable de traiter dans le
futur comme ltude de la capacit doxyde en forte inversion pour des oxydes ultrafins ou
bien comment caractriser la relaxation de la couche contrainte dun transistor MOS SiliciumGermanium ou Strained-Si par des mesures lectriques. Le message principal de ce mmoire
est quaujourdhui pour les filires 50nm et en dea sont proposes diverses architectures,
chacune avec leurs avantages et leurs inconvnients, dont il faut pouvoir mesurer et modliser
en dtail le transport lectrique ; pour cela les mthodes classiques de caractrisations
lectriques se trouvent tre de temps de temps obsoltes, il faut donc les adapter mais surtout
cette adaptation peut savrer diffrente selon larchitecture tudie. En perspective, nous
recommandons la poursuite de ce type dtude pour les nouvelles gnrations de transistors
des architectures tudies ainsi que pour toute architecture existante pour les filires
dcanomtriques (SSi, SOI PD et FD, SON, SGOI, HighK, DG, FinFET, GAA, etc).
224
225
Remerciements
Je tiens remercier toutes les personnes avec qui jai eu le plaisir de
collaborer durant ces trois annes de thse.
Tout dabord un chaleureux merci Grard Ghibaudo mon
directeur de thse durant ces trois ans avec qui jai pu mener bien
mes recherches grce sa disponibilit, ses prcieux conseils, ses
connaissances et ses grandes qualits humaines ; tout cela fait que
je suis trs heureux aujourdhui de la faon dont sest droule ma
thse. Merci galement Francis Balestra de mavoir accueilli au
sein du laboratoire, ex-LPCS devenu IMEP, lors de mon stage de
DEA et dtre rest lcoute durant ces trois annes et demi.
Merci Thomas Skotnicki et Frdric Buf de STMicroelectronics
de mavoir fait confiance pour travailler sur leurs dispositifs, jai
apprci les discussions et les commentaires lors de nos runions de
travail qui ont fait avancer ma comprhension des phnomnes
physiques des dispositifs ultracourts.
Merci Thomas Ernst ainsi qu Franois Andrieu et
Frdrique Ducroquet du CEA-Leti, ce fut une rel plaisir de
collaborer avec vous sur plusieurs architectures innovantes. Cette
complicit fut indispensable pour me permettre dinnover sur les
mthodes de caractrisation lectrique.
Merci aussi Jan Choroboczek et Alain Chovet pour leurs
prcieux conseils dans le domaine du bruit lectrique et leur amiti.
Merci messieurs Cor Claeys et Pascal Masson davoir bien
voulu tre rapporteurs de ma thse.
Merci tous
226
Remerciements (suite et fin ?)

Je tiens ici exprimer de faon plus personnelle ma gratitude tous ceux qui ont fait que ces
trois dernires annes resteront graves dans ma mmoire.
Tout dabord, rien de tout a naurait t possible sans le soutien et lamour de mes parents qui
ont toujours cru en moi tout au long de mes longues annes dtudes. Ce manuscrit leur est ddi :
Hvala za sve, va sin vas poljubi i zna sve to je vam duan. Un grand merci aussi ma sur Emilia,
la bande des cousins : Andr, Daniel, Mathieu et Miro ; et mes amis de Chambry : Benot, Philippe,
Pierre, Kwassi, Geoffrey, Jrmie et de Grenoble : Robin, Totch, Damien, Romu, Rmi, Corentin,
Cyril mme si nombre sont partis aux quatre coins de France et du monde.
Je suis arriv au LPCS (IMEP 2me tage aujourdhui) le 19 Fvrier 2001 pour y effectuer un
stage de DEA sous la direction de Jalal Jomaah que je remercie au passage pour ses conseils lorsque
jai cherch une thse, merci de mavoir recommand Magic GG, a ma plutt russi ;-) Au cours de
ce stage ce sont cres des liens trs forts entre stagiaires qui perdurent aujourdhui. Merci tous : gros
bisous Anna (), mon ternelle complice, puisses-tu trouver ta voie ; Stphane Super
Ferraton (prononcez souperrr ferrratonne) il y aura toujours du jus dabricot chez moi pour toi ;
Xavier fier supporter lyonnais (mais si, un jour lOL accrochera une toile sur son maillot, dans 30 ans
) ; Nico B. fier supporter montpellirain (le SOC champion ! comment a pas possible ?) ;
Dimitris (tu vois jai pas oubli le s) quand un Grce-Croatie en finale du mondial ;-) on peut
toujours rver non ? ; ah il me manquera le fameux banc du CNRS ! Un petit clin dil tous les
autres stagiaires qui ne sont pas rest lIMEP mais avec qui jai sympathis durant ces trois ans,
entre autres Carlotta, Elodie, Mickal, Erwan, Greg, Julien (un petit tennis ?) ,Takaki (un jour jaurais
ma revanche au billard !), Brian, Simone, Jonathan
Aprs le stage, jai dcid de rester au laboratoire pour y effectuer une thse et cest partir de
cette poque que sest cre une groupe damis au laboratoire entre thsards qui a fait que jy ai pass
des moments inoubliables, je ne sais pas si je retrouverais un jour une ambiance aussi chaleureuse !
Merci Delphine partie en Allemagne, je passerais te voir promis (comment a ya une coupe de
monde football en 2006 en Allemagne ?) ; Franois D. notre buteur toulousain, Fred notre doyen et
son pouse Claire, Fayal captain courage , Jrmie, Seb, Fred A., Raph, Christophe, Moones,
Franois L. ; Irina ma roumaine prfre et son chri JuJu (et Blanche-Neige ), Tom (bon alors
quand ce tennis ?), Kerem (tu tais mieux avec les cheveux longs), Brice (mais si cest gnial
Muse !), la douce Marlne, lincroyable Marie (mille pardons davoir un jour confondu Placebo
avec un boysband), ladorable Aurlie, Olivier le globe-trotter, Tom Cruise, oups pardon je
voulais dire Nico C (a me dirais bien des petites vacances en Crte, tas des adresses ?), Luca
(ciao ! on se croisera encore jen suis sur la gare de Chambry !), Maryline, Wipa, Aurlie, Emilie,
Leylie, Antoine, mon ex-voisin de bureau Bogdan parti sous les cieux normands et mon nouveau
voisin Thierry dit Doc Thy-Thy. Merci aussi aux thsards de lex-LEMO (IMEP 3me tage
aujourdhui) glorieux membres du FC IMEP et les autres dont Moncef, Alex, Yannis, Odile, Adam,
Elise, Lionel, Fred R., Pierre, Hichem, Kien, Florent, Stan, Jrome, Raphal, Luis Un petit coucou
aux potes du CEA : Franois mon co-galrien des mesures Split C-V canaux courts basse
temprature (ouf !), Gaby, Damien, Xavier, Don Vincenzo, Mikal, Jrome, Romain, Olivier, Julie,
Claire Merci aussi aux non-thsards au labo et ailleurs dont Nat ma partenaire de billard prfre,
Patrice (merci pour les barbecue-chicha ;-)), Martine, Alain pour ces prcieux conseils et Jan pour sa
sympathie ainsi quaux glorieux organisateurs des JNRDM2002 hors-IMEP : Dhanista, Carlo,
Caroline et Delphine. Merci tous, je suis sur que joublie des personnes, jespre quelles accepteront
mes excuses, dsol ( la Denisot).
3 ans cest long mais lorsquon se sent bien a passes toute allure, il me semble que ctait
hier le jour ou je me install dans la grotte SOI pour mon stage de DEA. Le temps passe, les
gnrations de doctorants se succdent, jespre que lesprit restera.
Budite stretni prijatelji i da va ivot bude lagan. Dovienja i hvala za sve.
Kruno
227
Rfrences
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Publications
I. Premier auteur
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K. Romanjek, F. Andrieu, T. Ernst, G. Ghibaudo, Improved Split C-V method for effective
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583-585, August 2004
K. Romanjek, G. Ghibaudo, T. Ernst, J. Chroboczek, Low Frequency noise in sub-0.1m SiGe
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K. Romanjek, F. Lime, G. Ghibaudo, C. Leroux, New approach for the gate current sourcedrain partition modeling in advanced MOSFETs, Solid State Electronics, vol.47, pp. 16571661, October 2003
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K. Romanjek, F. Andrieu, T. Ernst, G. Ghibaudo, Characterization oh hole mobility at low
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K. Romanjek, F. Andrieu, T. Ernst, G. Ghibaudo, Characterization of effective mobility by
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K. Romanjek, G. Ghibaudo, T. Ernst, Impact of carbon on short channel behavior in deep
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K. Romanjek, F. Andrieu, F. Lime, G. Ghibaudo, C. Leroux, New approach for the gate
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Posters lors de confrences internationales :
K. Romanjek, J. A. Chroboczek, G. Ghibaudo, T. Ernst, Characterization and modeling of
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proceeding , pp. 496-506, 25-28 May 2004
234
II. Co- auteur

F. Andrieu, T. Ernst, K. Romanjek, O. Weber, C. Renard, J. -M. Hartmann, A. Toffoli, A. -M.
Papon, R. Truche, P. Holliger, L. Brvard, G. Ghibaudo and S. Deleonibus, SiGe channel pMOSFETs scaling-down, European Solid-State Device Research Conference [ESSDERC2003]
proceedings, 2003
T. Ernst, J.-M. Hatrmann, F. Andrieu, K. Romanjek, O. Weber, F. Ducroquet, G. Ghibaudo
and S. Deleonibus, Integration of SiGe:C alloys in advanced CMOS, International SiGe
Technology and Devices Meeting (ISTDM 2004) proceedings, 2004
Y.M. Mezani, J. Lusakowski, F. Teppe, N. Dyakonova, W. Knap, K. Romanjek, M. Ferrier, R.
Clerc, G. Ghibaudo, F. Boeuf and T. Skotnicki, Magnetoresistance characterization of
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Y.M. Mezani, J. Lusakowski, F. Teppe, N. Dyakonova, W. Knap, K. Romanjek, M. Ferrier, R.
Clerc, G. Ghibaudo, F. Boeuf and T. Skotnicki, Magnetoresistance mobility measurements in
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proceedings, 2004
O. Weber, F. Andrieu, M. Cass, T. Ernst, J. Mitard, F. Ducroquet, L. Damlencourt, J.-M.
Hatrmann, D. Laffond, A.-M. Laffond, L. Militaru, L. Thevenot, K. Romanjek, F. Martin, B.
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International Electron Devices Meeting (IEDM2004) proceedings, 2004
235
Annexes
Annexe A
Caractristiques Id-Vg des transistors nMOS Si:C du lot A
4
1.2 .10 -4
1,2.10
4
1.123 10
-4 4
1 .10
1.10
-3 3
1 .10
1.10
3
10
L=40nm
-5 5
1 .10
1.10
L=1m
-6 6
1 .10
1.10
1.10
-7
Id10 1 .10
-8 8
1 .10
1.10
1.10-9 9
1 .10
10
-10
1 .10
1.10
11
1.10
11
10 1 .10-11
0.5
0.4
- 0,4
0.2
- 0,2
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
L=40nm
5
8 .10 -5
8.10
5
6 .10 -5
6.10
Id10
5
4 .10 -5
4.10
5
2 .10 -5
2.10
L=1m
00
1.2
1,2
4
1 .10 -4
1.10
0
0.5
1.3
0.4
- 0,4
0.2
- 0,2
00
1.24 10
-4 4
1 .10
1.10
L=40nm
-5 5
1 .10
1.10
L=1m
-6 6
1 .10
1.10
-8 8
1 .10
1.10
-9 9
1 .10
1.10
10
-10
1 .10
1.10
-11
11
1.10
1 .10
10
11
0.4
0.5
0.8
0,8
11
1.2
1,2
1.3
- 0,4
0.2
- 0,2
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
1.2
1,2
-44
1.2 .10
1,2.10
5
8 .10 -5
8.10
Id10
5
6 .10 -5
6.10
5
4 .10 -5
4.10
-55
2.10
2 .10
L=1m
10
1.3
1 .-3
10
1.10
3
10
10
1.101 .-4
10
1.101 .-5
11
10
1.101 .-8
10
1.101 .-9
L=40nm
11
0.5
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
1.2
1,2
1.3
4
1.2 .10 -4
1,2.10
4
-101 0
1 .10
1.10
11
10 1 .10-11
1.10
- 0,2
1.126 10
10
Is10 1 .-7
1.10
- 0,4
0.2
L=1m
6
0.4
0.5
10
1.101 .-6
L=40nm
4
1 .10 -4
1.10
0.6
0,6
4
1.4 .10 -4
1,4.10
4
-3 3
1 .10
1.10
3
10
1.10
0.4
0,4
Vg
-7
Id10 1 .10
0.2
0,2
1.10
4
1 .10 -4
L=40nm
5
8 .10 -5
8.10
5
6 .10 -5
6.10
Is10
5
4 .10 -5
4.10
5
2 .10 -5
2.10
L=1m
11
0.4
- 0,4
0.2
- 0,2
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
10
1.2
1,2
1.3
0.5
0.4
- 0,4
0.2
- 0,2
00
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
11
1.2
1,2
1.3
236
4
1.2 .10-4
1,2.10
4
-3 3
1 .10
1.10
4
1.118 10
-4 4
1 .10
1.10
1.119 10
L=40nm
-5 5
1 .10
1.10
L=1m
-6 6
1 .10
1.10
-7 7
1.10
Id10 1 .10
-8 8
1 .10
1.10
-9 9
1.10
1 .10
-10
10
1.10
1 .10
1 1 -11
10 1 .10 1 1
1.10
0.5
0.4
- 0,4
0.2
- 0,2
00
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
11
1.2
1,2
1.10
1 .10-4
4
L=40nm
5
8 .10-5
8.10
5
6 .10-5
6.10
Is10
5
4 .10-5
4.10
5
2 .10-5
2.10
L=1m
11
10
0.4
0.5
1.3
- 0,4
0.2
- 0,2
1.085 10
Si:C 10nm/10nm 0,6%/3nm
L=40nm
-5 5
1 .10
1.10
L=1m
-6 6
1 .10
1.10
1.10-7 7
Id10 1 .10
-8 8
1 .10
1.10
1.10
-9 9
1 .10
-10
10
1.10
1 .10
0.5
0.4
- 0,4
0.2
- 0,2
00
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
11
1.2
1,2
L=40nm
5
6 .10 -5
6.10
Id10
5
4 .10 -5
4.10
5
2 .10 -5
2.10
L=1m
11
0.4
0.5
- 0,4
0.2
- 0,2
1.243 10
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
1.2
1,2
1.3
L=40nm
L=1m
-6 6
1 .10
1.10
-8 8
1 .10
1.10
-9 9
1.10
1 .10
10
-10
1.10
1 .10
0.5
1.3
5
8 .10 -5
8.10
1.3
-5 5
1 .10
1.10
11
-11
11
1.10
1 .10
1.2
1,2
4
1 .10 -4
1.10
10
-4 4
1 .10
1.10
10
4
1.4 .10-4
1,4.10
4
-3 3
1 .10
1.10
3
10
1.10
0.8
0,8
Si:C 10nm/10nm 0,6%/3nm
-7
Id10 1 .10
0.6
0,6
-4 4
1 .10
1.10
11
-11
11
1.10
1 .10
0.4
0,4
Vg
4
1.2 .10 -4
1,2.10
4
-3 3
1 .10
1.10
3
10
10
0.2
0,2
-44
1.2 .10
1,2.10
L=40nm
4
1 .10-4
1.10
5
8 .10-5
8.10
Id10
5
6 .10-5
6.10
5
4 .10-5
4.10
5
2 .10-5
2.10
L=1m
11
0.4
- 0,4
0.2
- 0,2
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
10
1.2
1,2
1.3
0.4
0.5
- 0,4
0.2
- 0,2
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
1.2
1,2
1.3
Annexe A: Courant de drain en fonction de la longueur de grille Vd=10mV pour les batteries source et
grille communes des transistors nMOS Si:C du lot A des plaques listes dans le tableau 11 du chapitre II.
237
Annexe B
Caractristiques Id-Vg des transistors nMOS Si:C du lot B
4
1.6 .10 -4
1,6.10
4
-3 3
1 .10
1.10
4
1.471 10
-4 4
1 .10
1.10
L=45nm
-5 5
1 .10
1.10
1.471 10
L=1m
-6 6
1 .10
1.10
1.10
-7
Id10 1 .10
-8 8
1 .10
1.10
-9 9
1 .10
1.10
10
-10
1 .10
1.10
11
1.10
11
10 1 .10-11
0.5
4
1.4 .10 -4
1,4.10
L=45nm
4
1.2 .10 -4
1,2.10
4
1 .10 -4
1.10
5
8 .10 -5
8.10
Id10
5
6 .10 -5
6.10
5
4 .10 -5
4.10
5
2 .10 -5
2.10
L=1m
11
0.4
- 0,4
0.2
- 0,2
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
10
1.2
1,2
0.5
1.3
0.4
- 0,4
0.2
- 0,2
00
L=45nm
1.78 10
Si:C 10nm/7nm 1,1% 550C/3nm
L=1m
-5 5
1 .10
1.10
-6 6
1 .10
1.10
1.10
-8 8
1 .10
1.10
-9 9
1 .10
1.10
10
1 .10-10
1.10
11
11
10 1 .10-11
1.10
0.5
0.2
- 0,2
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
4
1 .10-4
1.10
5
5 .10-5
5.10
L=1m
0
0.4
0.5
- 0,4
0.2
- 0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
1.2
1,2
1.3

1.611 10
L=1m
-5 5
1 .10
1.10
-6 6
1 .10
1.10
-8 8
1 .10
1.10
-9 9
1 .10
1.10
10
1 .10-10
1.10
11
-11
0.4
- 0,4
0.2
- 0,2
Si:C 10nm/7nm 1,1% 600C/3nm
4
1.6 .10-4
1,6.10
L=45nm
0.2
0,2
4
1.8 .10-4
1,8.10
4
-4 4
1 .10
1.10
0.5
1.3
Id10
1.3
Si:C 10nm/7nm 1,1% 600C/3nm
10 1 .10
1.10
1.2
1,2
L=45nm
4
1.5 .10-4
1,5.10
10
1.2
1,2
-3 3
1 .10
1.10
4
11
11
11
0.4
- 0,4
1.611 10
1.10
0.8
0,8
Si:C 10nm/7nm 1,1% 550C/3nm
-7
Id10 1 .10
0.6
0,6
4
2 .10 -4
2.10
4
-3 3
1 .10
1.10
3
10
-7
Id10 1 .10
0.4
0,4
Vg
-4 4
1 .10
1.10
0.2
0,2
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
4
1 .10-4
1.10
Id10
5
8 .10-5
8.10
5
6 .10-5
6.10
5
4 .10-5
4.10
5
2 .10-5
2.10
L=1m
11
1.3
L=45nm
4
1.2 .10-4
1,2.10
10
1.2
1,2
4
1.4 .10-4
1,4.10
0.4
0.5
- 0,4
0.2
- 0,2
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
1.2
1,2
1.3
238
-3 3
1 .10
1.10
4
4
2 .10 -4
2.10
4
1.795 10
Si:C 14nm/3nm 1,1% 550C/3nm
-4 4
1 .10
1.10
L=45nm
1.795 10
L=1m
-5 5
1 .10
1.10
-6 6
1 .10
1.10
1.10
-7
Id10 1 .10
-8 8
1 .10
1.10
-9 9
1 .10
1.10
10
1 .10-10
1.10
11
11
10 1 .10-11
1.10
0.5
0.4
- 0,4
0.2
- 0,2
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
L=45nm
4
1.5 .10-4
1,5.10
4
1 .10-4
1.10
Id10
5
5 .10-5
5.10
L=1m
11
10
1.2
1,2
Si:C 14nm/3nm 1,1% 550C/3nm
1.3
0.4
0.5
- 0,4
0.2
- 0,2
L=45nm
L=1m
-5 5
1 .10
1.10
-6 6
1 .10
1.10
-7 7
Is10 1 .10
1.10
-8 8
1 .10
1.10
-9 9
1 .10
1.10
10
1 .10-10
1.10
4
1.4 .10 -4
1,4.10
- 0,4
0.2
- 0,2
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
1,2
L=45nm
4
1 .10 -4
1.10
5
8 .10 -5
8.10
5
-5
6 .10
6.10
5
-5
4 .10
4.10
5
-5
2 .10
2.10
L=1m
0
0.4
0.5
1.3
- 0,4
0.2
- 0,2
L=1m
-6 6
1 .10
1.10
-7 7
Id10 1 .10
1.10
-8 8
1 .10
1.10
-9 9
1 .10
1.10
1 .10-10
10
11
0,6
0.8
0,8
1.2
1,2
1.3
4
1.4 .10 -4
1,4.10
L=45nm
4
1.2 .10 -4
1,2.10
4
1 .10 -4
1.10
Id10
5
8 .10 -5
8.10
5
-5
6 .10
6.10
5
-5
4 .10
4.10
5
-5
2 .10
2.10
L=1m
11
0.4
- 0,4
0.2
- 0,2
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
10
1.2
1,2
1.3
0.5
0.4
- 0,4
0.2
- 0,2
00
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
11
1.2
1,2
1.3

4
1.6 .10-4
1,6.10
4
-3 3
1 .10
1.10
4
1.442 10
1.442 10
Si:C 11nm/7nm 1,4% 550C/2nm
-4 4
1 .10
1.10
L=45nm
0,4
Vg
0.6
Si:C 10nm/7nm 1,4% 550C/3nm
L=1m
-5 5
1 .10
1.10
-6 6
1 .10
1.10
-8 8
1 .10
1.10
-9 9
1 .10
1.10
10
1 .10-10
1.10
0.5
0,2
0.4
4
1.6 .10 -4
1,6.10
1.616 10
L=45nm
-5 5
1 .10
1.10
11
11
10 1 .10-11
1.10
0.2
4
1.8 .10 -4
1,8.10
4
-4 4
1 .10
1.10
1.10
Si:C 10nm/7nm 1,4% 550C/3nm
-7
Id10 1 .10
1.3
Is10
1.2
-3 3
1 .10
1.10
4
0.5
1.2
1,2
4
1.2 .10 -4
1,2.10
10
0.4
1.616 10
1.10-111 1
Si:C 14nm/3nm 1,1% 600C/3nm
1 .10
0.8
0,8
11
11
10
0.6
0,6
4
1.6 .10 -4
1,6.10
-4 4
1 .10
1.10
1.10
0.4
0,4
Vg
4
1.8 .10 -4
1,8.10
4
1.696 10
Si:C 14nm/3nm 1,1% 600C/3nm
0.5
0.2
0,2
-3 3
1 .10
1.10
4
1.696 10
11
10 1 .10-11
1.10
- 0,4
0.2
- 0,2
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
1 .10
1.10
-44
5
8 .10-5
8.10
Id10
5
6 .10-5
6.10
5
4 .10-5
4.10
2 .10-5
2.10
1,2
1.3
L=1m
11
1.2
L=45nm
4
1.2 .10-4
1,2.10
10
0.4
Si:C 11nm/7nm 1,4% 550C/2nm
4
1.4 .10-4
1,4.10
0.4
0.5
- 0,4
0.2
- 0,2
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
1.2
1,2
1.3
239
-3 3
1 .10
1.10
4
4
1.6 .10-4
1,6.10
4
1.452 10
Si:C 14nm/3nm 1,4% 550C/3nm
-4 4
1 .10
1.10
L=45nm
L=1m
-5 5
1 .10
1.10
-6 6
1 .10
1.10
1.10
-7
Id10 1 .10
-8 8
1 .10
1.10
-9 9
1 .10
1.10
10
-10
1 .10
1.10
11
1.10
11
10 1 .10-11
0.5
0.4
- 0,4
0.2
- 0,2
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
L=45nm
4
1.2 .10-4
1,2.10
4
1 .10-4
1.10
5
8 .10-5
8.10
Id10
5
6 .10-5
6.10
5
4 .10-5
4.10
2 .10-5
2.10
L=1m
11
10
1.2
1,2
Si:C 14nm/3nm 1,4% 550C/3nm
4
1.4 .10-4
1,4.10
1.452 10
1.3
0.4
0.5
- 0,4
0.2
- 0,2
L=1m
-5 5
1 .10
1.10
-6 6
1 .10
1.10
-8 8
1 .10
1.10
-9 9
1 .10
1.10
10
1 .10-10
1.10
0.5
- 0,4
0.2
- 0,2
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
4
1.4 .10-4
1,4.10
L=45nm
4
1 .10-4
1.10
Id10
5
8 .10-5
8.10
5
6 .10-5
6.10
5
4 .10-5
4.10
5
2 .10-5
2.10
L=1m
10
1,2
1.3
0.4
0.5
- 0,4
0.2
- 0,2
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
1.2
1,2
1.3
4
2 .10-4
2.10
4
1.734 10
-4 4
1 .10
1.10
L=45nm
Si:C 11nm/7nm 0,3% 600C/2nm
L=1m
-5 5
1 .10
1.10
-6 6
1 .10
1.10
-8 8
1 .10
1.10
-9 9
1 .10
1.10
10
1 .10-10
1.10
0.5
1.3
4
1.2 .10-4
1,2.10
1.2
-3 3
1 .10
1.10
4
11
11
10 1 .10-11
1.10
1.2
1,2
11
0.4
1.734 10
1.10
Si:C 6nm/7nm 0,3% 600C/7nm
-7
Id10 1 .10
0.8
0,8
4
1.6 .10-4
1,6.10
L=45nm
-4 4
1 .10
1.10
11
11
10 1 .10-11
1.10
0.6
0,6
4
1.8 .10-4
1,8.10
4
1.69 10
Si:C 6nm/7nm 0,3% 600C/7nm
1.10
0.4
0,4
Vg
-3 3
1 .10
1.10
4
1.69 10
-7
Id10 1 .10
0.2
0,2
4
1.5 .10-4
1,5.10
- 0,4
0.2
- 0,2
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
1.3
L=45nm
5 .10-5
5.10
L=1m
11
1.2
1,2
1 .10-4
1.10
Id10
10
0.4
Si:C 11nm/7nm 0,3% 600C/2nm
0.4
0.5
- 0,4
0.2
- 0,2
0.2
0,2
0.4
0,4
Vg
0.6
0,6
0.8
0,8
1.2
1,2
1.3
Annexe B: Courant de drain en fonction de la longueur de grille Vd=10mV pour les batteries source et
grille communes des transistors nMOS Si:C du lot B des plaques listes dans le tableau 18 du chapitre II.
240
Annexe C
Effet de la contrainte sur la mobilit des transistors MOS
Dans cette annexe, nous prsenterons de faon simple linfluence dune contrainte
intentionnelle applique un cristal de Silicium sur la mobilit des porteurs de ce cristal.
Cette annexe se base sur les calculs et rsultats de la rfrence [Fischetti 96].
I. Cas des lectrons

Pour commencer, regardons ce qui se passe pour une des 6 valles dun atome de
Silicium sous leffet dune contrainte :
EFermi
EFermi
EFermi
E
E
E
E0
E0
+E
E0
-E
Sans contrainte
Tension
Compression
Figure 1: Diagramme de bande et surface isonergtique pour une valle dans lespace rciproque sans
contrainte (a), contrainte en tension (b) et contrainte en compression (c).
La figure 1 a) schmatise une valle ltat initial avec son niveau de Fermi EFermi et
son niveau minimal dnergie E0 de sa bande dnergie pour les lectrons. Lintersection de la
bande dnergie avec le niveau de Fermi donne la surface isonergtique (reprsente par un
ellipsode) qui reprsente le remplissage en lectrons de la valle. Si on applique une
contrainte en tension dans la direction de cette valle, on va dcaler lnergie E0 de cette
valle vers les hautes nergies, ce qui a pour consquence une diminution de la surface
isonergtique, et donc un dpeuplement de cette valle par rapport ltat initial (voir Figure
1 b)). Si au contrainte on comprime dans la direction de cette valle, on va dcaler lnergie
E0 de cette valle vers les basses nergies, ce qui aura pour consquence une augmentation de
la surface isonergtique, et donc un surpeuplement de cette valle par rapport ltat initial
(voir Figure 1 c)).
241
Sans contrainte
Avec contrainte
transverse
transverse
longitudinale
4
4
2

transport
longitudinale
longitudinale
4
2
1
6
=
+ 6
*
m
ml mt
m* = 0,25m0

transport
longitudinale
1
1
*
m
mt
m* = 0,19m0
Figure 2 : Surfaces isonergtiques pour un atome de Silicium dans lespace rciproque non contraint (a)
et contraint bidimentionellement en tension selon les axes longitudinaux au transport (b).
Rappelons que le but est daugmenter la mobilit des lectrons, donc il faut surpeupler
les valles de plus faible masse effective, or ce sont les valles transverses au transport (2)
qui ont une masse effective plus faible que les valles longitudinales au transport (4). Ainsi
si on applique une contrainte en tension bidimentionnellement sur les axes longitudinaux au
transport, on va dpeupler les valles 4 la faveur des valles 2 qui seront-elles contraintes
en compression. Le rsultat sera une diminution de la masse effective des lectrons, ceux-ci se
retrouvant majoritairement dans les valles 2.
Maintenant il faut montrer comment technologiquement on peut obtenir une couche
contrainte de cette manire. Pour cela nous allons nous servir du dsaccord de maille entre un
cristal de Silicium et un alliage Silicium Germanium.
z
x
y
SiXGeX 0<X<1
Si
Figure 4 : Schma des contraintes exerce sur un atome de Silicium dun cristal de Silicium pitaxi sur
une couche Silicium Germanium relaxe.
En effet, si on pitaxie une couche de Silicium sur un substrat en alliage Silicium

Germanium relax, comme la maille du Silicium est plus faible que celle du Silicium
Germanium la couche de Silicium sera donc tire horizontalement et compresse
verticalement pour sadapter la maille du Silicium Germanium. Nous obtenons ainsi une
couche de Silicium contrainte en tension bidimentionnellement dans le plan du transport
lectrique et en compression dans le plan transverse au transport.
242
Mobilit e- (103 cm2 V-1s-1)
Dsaccord de maille
compression
tension
Figure 5 : Mobilit des lectrons en fonction du dsaccord de maille [Fischetti 96].
Bien sur, le pourcentage de Germanium conditionne le dsaccord de maille, donc un

fort pourcentage entrane une forte contrainte et par ricochet une plus forte baisse de la masse
effective (voir figure 5).
Ce type de dispositifs est appel SSi pour Strained Silicium et sapplique donc
uniquement pour les MOS canal n. Il existe dautres solutions technologiques pour obtenir
une couche de Silicium contrainte de cette faon en utilisant par exemple les contraintes non
intentionnelles exerces par les espaceurs ou les isolations latrales et les retourner notre
avantage en les utilisant astucieusement [Buf 2004]. Mais en trs grande majorit cest la
technologie SSi qui est utilise de par le monde pour obtenir des nMOS avec un gain en
mobilit.
Pour remarque, dans le mmoire seront prsents des nMOS Si:C, c'est--dire avec une
couche pitaxie de Silicium laquelle on incorpore des atomes de carbones en site
substitutionnel (voir II.3.1). Ainsi, si on a un pourcentge suffisant en carbone, nous creront
un puit quantique qui conduira les lectrons du canal dans la couche Si:C car la bande de
conduction verra son niveau diminuer. De plus, on aura un dsaccord de maille avec la couche
de Silicium relaxe sur laquelle on a pitaxi la couche Si:C. La maille du Si:C tant plus
faible que la maille du Si, la couche Si:C sera mise en tension bidimentionnellement dans les
directions longitudinales au transport. Ainsi si une partie des lectrons du canal passent par
cette couche Si:C leur mobilit sera amliore. Nanmoins sur ce type de dispositifs, le canal
est plutt dans la couche de Silicium dencapsulation pitaxie sur la couche Si:C car les
pourcentages de Carbone utiliss sont assez faibles ne permettant pas de crer un puit
quantique suffisamment profond, ce qui explique que ce nest pas la contrainte exerce sur la
couche Si:C qui va majoritairement contrle la mobilit des lectrons du canal.
I. Cas des trous

Pour les trous, la situation est nettement plus complexe compte tenu de la
dgnrescence de la bande de trous lourds avec celle des trous lgers. Pour commencer,
regardons ce qui se passe pour la bande de valence dun atome de Silicium sous leffet dune
contrainte compressive :
243
Sans contrainte
Avec contrainte
compressive
E
en dehors du plan
dans le plan
en dehors du plan
dans le plan
k
E trous
lourds
k
E trous
lourds
E trous
lgers
phh
plh
1
ph
ph
=
+
*
m*
mhh
mlh*
E trous
lgers
1
1
*
m* mhh
Figure 6 : Diagramme de la bande de valence dans lespace rciproque sans contrainte (a) et contrainte
en compression (b).
A ltat initial (voir figure 6 a)), les trous sont rpartis dans les deux bandes dnergies
des trous, la bande des trous lgers et celle des trous lourds. Si on applique une contrainte en
compression, on lve la dgnrescence de ces bandes en diminuant lnergie de la bandes des
trous lgers, dons celle-ci se retrouvera dpeuple et tous les trous se retrouverons dans la
bande des trous lourds. Mais lors de la contrainte, la masse effective des trous lourds va
nettement diminuer, donc au final malgr le fait que lon ait que des trous lourds, nous y
gagnerons en terme de masse effective, donc en mobilit.
Comment raliser une telle couche ? Toujours en utilisant le dsaccord de maille entre
un cristal Si et un alliage SiGe.
z
x
y
SiXGeX 0<X<1
Si
Figure 7 : Schma des contraintes exerce sur un atome de Silicium dun alliage Silicium Germanium
pitaxi sur une couche Silicium relaxe.
Cette fois nous pitaxions un alliage de Silicium Germanium sur une couche de
Silicium relaxe. Ainsi, comme la maille du SiGe tant plus grande que la maille du Si, la
couche SiGe sera mise en compression bidimentionnellement dans les directions
longitudinales au transport et en tension dans la direction transverse (voir figure 7). Donc le
but sera de faire passer les trous par cette couche SiGe pour augmenter leur mobilit.
244
Figure 8 : Masse effective (a) et mobilit (b) des trous en fonction du pourcentage de Germanium de la
couche SiGe [Fischetti 96].
En effet, plus le pourcentage de Germanium sera lev, plus le dsaccord de maille sera
fort, plus la contrainte sera forte et par consquent plus la masse effective des trous lourds
dans le plus de la compression sera abaisse (voir figure 8 a)). Ainsi, plus le pourcentage de
Germanium sera lev, plus on gagnera en mobilit pour les trous.
Ce type de dispositifs est appel SiGe pour Silicium Germanium et sapplique donc
uniquement pour les MOS canal p. Cest quasiment lunique moyen technologique existant
pour obtenir une couche contrainte de cette faon. En remarque, on parle de canal enterr pour
ce type de dispositifs car on ne peut faire crotre directement sur lalliage SiGe un oxyde
thermique si on veut quil soit de bonne qualit, alors on pitaxie une couche dencapsulation
sur la couche SiGe de quelques nanomtres pour y faire crotre loxyde de grille (voir
II.4.1).
Pour conclure cette annexe, remarquons que les transistors MOS canaux contraints
sont de plus en plus tudis et reprsentent probablement une solution technologique
incontournable pour les nuds technologiques les plus avancs (45nm).
245
TITRE
Caractrisation et modlisation des transistors CMOS des technologies 50nm et en de
----------------------------------------------------------------------------------------------------------------RSUM
Lobjet de ce mmoire est de prsenter le travail effectu au cours de cette thse qui tait de
caractriser lectriquement et de modliser le transport lectrique de trois architectures de
transistors MOS pour des filires 50nm et en de : CMOS Si oxyde ultrafin, nMOS Si:C et
pMOS SiGe. Afin dtudier les effets de canaux courts sur ces dispositifs nous avons propos
et/ou optimis plusieurs procdures dextraction de paramtres ainsi que plusieurs modles
physiques analytiques dcrivant le comportement des principaux paramtres lectriques de ce
type de transistors aux longueurs de grille dcananomtriques. Ainsi, une mthode
exprimentale complte et un modle pour la partition du courant de grille ont t valids
pour les transistors oxyde ultrafin. Une optimisation de la mthode Split C-V pour les
canaux courts a t valide donnant de prcieux renseignements sur la mobilit des transistors
MOS ultracourts. Un modle a t valid pour le bruit 1/f des transistors canal enterr SiGe
sub-0,1m. Toutes ces mthodes nous ont permis de montrer que les transistors oxyde
ultrafins gardaient de trs bonne proprits de transport lectrique jusqu 30nm de longueur
de grille, que les nMOS Si:C tait une alternative fiable au fort dopage canal pour contrler
les effets de canaux courts des nMOS sub-0,1m et que les pMOS SiGe avaient un niveau de
bruit 1/f plus faible en forte inversion mme aux longueurs de grille dcanamomtriques.
----------------------------------------------------------------------------------------------------------------MOTS-CLES
MOSFET, extraction de paramtres, effets de canaux courts, transistors sub-0,1m, oxyde
ultrafin, partition du courant de grille, Si:C, SiGe, mthode Split C-V canaux courts, mobilit,
transport lectrique, bruit 1/f
***************************************************************************
TITLE
Characterization and modeling of 50nm and below CMOS transistors technologies
----------------------------------------------------------------------------------------------------------------ABSTRACT
The object of this thesis manuscript is to present our work which was to characterize
electrically and to model the electric transport of three 50nm CMOS architectures: ultrathin
oxide CMOS, Si:C nMOS and SiGe pMOS. In order to study the short channel effects on
these devices we proposed and/or optimized several parameter extraction procedures as well
as several analytical physical models describing the behavior of the principal electric
parameters of this type of transistors down to decananometric channel lengths. Thus, a
complete experimental method and a model for the partition of the gate current were validated
for the ultrathin oxide transistors. An optimization of the Split C-V method for short channels
was validated giving valuable information on the mobility of ultrashort MOSFETs. A model
was validated for the 1/f noise for sub-0.1m SiGe pMOS. All these methods enabled us to
show that the transistors with a ultrathin oxide kept an very good properties of electric
transport down to 30nm channel length, that the Si:C nMOS are a reliable alternative to
control the short channel effects of sub-0.1m nMOS and that the SiGe pMOS has a smaller
1/f noise in strong inversion even at decanamometric channel lengths.
----------------------------------------------------------------------------------------------------------------KEY WORDS
MOSFET, parameter extraction, short channel effects, sub-0.1m transistors, ultrathin oxide,
gate current partitioning, Si:C, SiGe, short channel Split C-V method, mobility, electrical
transport, 1/f noise

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INSTITUT NATIONAL POLYTECHNIQUE DE GRENOBLE

CARACTRISATION ET MODLISATION DES TRANSISTORS CMOS DES

INSTITUT NATIONAL POLYTECHNIQUE DE GRENOBLE

CARACTRISATION ET MODLISATION DES TRANSISTORS CMOS DES

Table des matires

Chapitre I : Le transistor MOS

I.2 Principe de fonctionnement dun transistor MOS

I.2.1 Notion de potentiel de bandes plates

I.2.2 Calcul des charges dans le substrat

I.3 Rgimes de fonctionnement dun transistor MOS et quations

I.3.1 a) Cas de la forte inversion

I.3.1 b) Cas de la faible inversion

I.3.2 Calcul du courant de drain en rgime de saturation

I.3.3 Notion de tension de seuil

I.3.3 a) La tension de seuil courant constant Vtcc

I.3.3 b) La tension de seuil courant extrapole Vt,ext

I.3.3 c) La tension de seuil de charge Vtch

I.3.4 Notion de mobilit

I.3.4 a) Collisions sur les phonons

I.3.4 b) Collisions sur les centres coulombiens

I.3.4 c) Collisions sur la rugosit de surface

I.4 Effets de la miniaturisation des MOSFETs

I.4.1 Origine des effets de canaux courts

I.4.2 Effet du champ lectrique sur la mobilit

I.4.3 Effet de la rsistance srie source - drain

I.4.4 Influence des zones de dpltion de source et de drain

I.4.4 a) Partage de charge

I.4.4 b) Effet de canal troit

I.4.5 Effet DIBL

I.4.7 Effets de porteurs chauds

I.5 Solutions technologiques

I.5.1 Siliciuration source et drain

I.5.2 Extensions LDD

I.5.3 Poches de surdopage

I.6 Mthode Fonction Y dextraction de paramtres

I.6.1 a) Mthode Shit&Ratio

I.6.1 b) Mthode McLarty

I.6.1 c) Mthode Hamer

I.6.2 Mthode Fonction Y

I.6.2 a) Dfinition de la fonction Y

I.6.2 b) Tension de seuil

I.6.2 c) Facteurs dattnuation de mobilit et rsistance srie source-drain

I.6.2 d) Longueur de grille effective

I.6.2 e) Mobilit bas champ

I.6.2 f) Itration de la fonction Y

I.6.2 g) Comparaison modle dextraction - mesures

I.6.2 h) Rgime de saturation

I.6.2 i) Conclusion intermdiaire sur la mthode Fonction Y

Chapitre II : Caractrisation lectrique de MOSFETs sub0,1m base de mesures courant-tension

II.2 Transistors ultracourts oxyde ultrafin

II.2.1 Dispositifs tudis

II.2.1 b) Description des transistors du lot MDX

II.2.1 c) Description des transistors du lot HKC

II.2.2 Partition du courant de grille

II.2.2 a) Coefficients de partition du courant de grille d et s

II.2.2 b) Extraction de d,s en rgime ohmique : mthode gd-gs

II.2.2 c) Extraction de d,s en rgime ohmique : mthode Direct Reverse

II.2.2 d) Extraction de d et s quelque soit la tension de drain