Mohamed MASMOUDI 2014-2015 3eme anne Info- SLE

SYSTMES BASE DE
MICROCONTRLEUR
MOHAMED MASMOUDI
3 ME ANNE INFO - SLE
ECOLE NATIONALE DES SCIENCES DE LINFORMATIQUES
MASMOUDI.MED@GMAIL.COM

Mohamed MASMOUDI
ENSI

2014-2015

Plan
2

Avant propos

Conception des systmes embarqus

Cible logiciel

Interface mmoire

Mappage des priphriques

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Le monde de lembarqu
3

Les mondes des grandeurs physiques

Actionneurs, Capteurs

.
Comptage

Electromcanique

Interoprabilit
Flash
USB
Ethernet
RS232
.
Pri-Informatique
SPI
I2C
CAN
.

Interfaces

Informatique

SoC
Systme on Chip
Soc Universel
Logique
cabl
Connectivit
Soft
Core
Interoprabilit

Carte
lectronique

Physique
Distance
PoidsGPIO
Input
Output
Tension
Pull-Up
Puissance
Pull-Down
Push-Pull
Mcanique
.
Bilogique
Analogique
Courant (4~20 mA,)
..
Tension (0~10V,)

Electronique et Instrumentation
Connectiques
Les mondes informatiques

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Avant propos: The beginning

4

* William Shockley : 1956 Nobel Prize in Physics

1947 : Point Contact Transistor

BELL LABS : Bardenn, Brattain & Shockley
Et lhistoire commence
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Avant propos: entre 1960 et 2010

5

Invented by Robert Noyce, Fairchild

*cmos45, 5 GHz, cache, Dual DDR3 memory controllers

Level 1 & 2 caches remain SRAM ,32MB eDRAM on-chip Level 3

*integrated circuit Invented by Jack Kilby, Texas Instruments

1961 First planer IC

"flip-flop"

2010 IBM POWER7

transistors: 1.2 B
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Avant propos: entre 1960 et 2010

6

1971 Intel 4004

The First p 4-Bit
2,25k transistors,24mm2

1993 Intel Pentium 32 bit

3.1M transistors

1976 Zilog Z80

the Most Popular p 8-bit
4,5k transistors

2003 AMD Opteron 64 bit

233M transistors

1979 MOTOROLA 68000

the Most Powerful p16-Bit
40k transistors

2008 AMD Barcelona Quad-Core 128 bit

463M transistors ,283 mm2

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Avant propos: Moores law 1960

7

*Gordon Moore

-Number of transistors on integrated circuit :

Doubling every two years.
-RAM storage capacity & Power consumption :
Doubling every 18 months.
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Avant propos: Evolution du prix

8

*Price of Megabit in CMOS

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La technologie: MOSFET
9

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La technologie: MOSFET
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La technologie: CMOS
11

Complementary Metal Oxide Semiconductor

Patented in 1967 by Frank Wanlass at Fairchild
Based on use of complementary and symmetrical pairs
of p-type and n-type MOSFETs transistor
+ high noise immunity
+ low static power consumption.
+ high density

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La technologie: NMOS - PMOS

12

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Avant propos: NAND

13

Schematic Level

Transistor Level

Layout Level

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La technologie: Production
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Sand

Ingots

Silicium

Die
Chip

Packaging

Wafer

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Plan
15

Avant propos

Conception des systmes embarqus

Cible logiciel

Interface mmoire

Mappage des priphriques

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Cible Logiciel vs cible Matriel

16

Logiciel

positifs

ngatifs

Rduction de la surface
Partie contrle
prpondrante
Connexions avec
dautres modules
logiciels
Fonctions spcialises
disponibles dans lUAL
du processeur
Evolution / Flexibilit
Cot
Relative lenteur
Communication avec le
matriel
Synchronisation avec le
matriel

Matriel
Meilleure performance
Traitement du
paralllisme
Traitement de donnes
Interactions avec
lextrieur
Connexions dautres
modules matriels

Cot
Surface
Communication avec le
logiciel
Synchronisation avec le
logiciel

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Conception des systmes embarqus

17

Spcification dune
application
(cahier des charges)

Contraintes de
conception/ralisation
Qualit de service
Surface
Consommation
Scurit de fonctionnement
TTM
Prix
.

Flot et
Outils de conception

Ralisation de
lapplication
Cible logiciel
Ex : DSP, ASIP

Cible matriel
Ex : FPGA, ASIC

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Diffrentes cibles utilisables pour

concevoir un systme embarqu
18

Cible logiciel

Les processeurs gnralistes

Les DSPs
Les Microcontrleurs

Cible matriel

Les ASICs : Application Specific Integrate Circuit

Les circuits reconfigurables :

FPGA : Field Programmable Gate Array

Cibles mixte

Les SOCs(systme sur puce) : Lintgration de plusieurs units matrielles

et logicielles sur une mme puce

Les Microcontrleurs avec priphriques

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Plan
19

Avant propos

Conception des systmes embarqus

Cible logiciel

Interface mmoire

Mappage des priphriques

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Cible logiciel
20

Ce sont des cibles programmables, cest--dire

quon peut modifier lapplication ddie juste en
modifiant le code, travers :
Les

processeurs gnralistes (GPP : General Purpose

Processor)
Les DSP (Digital Signal Processing)
Les Microcontrleurs

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Processeurs Gnralistes
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Processeurs a usage gnral qui ne dpendent daucun langage de

programmation
Choix des processeurs embarqus

Exemple :

Cots
Consommation
etc.
Famille ARM
Famille MIPS
Famille PowerPC

Diffrentes architectures

Architecture de Von Neumann

Architecture de Harvard
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Architecture de Von Neumann

22

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Architecture de Von Neumann

23

Mmoire de donne et mmoire de programmes

partage
Lexcution dune instruction peut se faire en plusieurs
cycles processeur :
Recherche de linstruction (Instruction fetch)
Recherche de loprande 1 (data 1 fetch)
Recherche de loprande 2 (data 2 fetch)

Performances de calcul limites

Ex : non approprie aux oprations de traitement du signal

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Architecture de Harvard
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Architecture de Harvard
25

Sparation entre la mmoire de donne et la

mmoire de programme
Chaque mmoire comporte ses bus propres elle
Recherche de linstruction et de la donne en 1
cycle dhorloge
Le CPU (core) comporte un chemin de donne plus
organis
Puissance de calcul meilleure
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Architecture de Harvard modifie

26

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Caractristiques gnrales des

microprocesseurs
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Performances

Temps dexcution par tche = I x C x T

I : nombre dinstructions par tche
C : nombre de cycles machine par instructions
T : temps dun cycle machine (dpend de la technologie et de
lefficacit de lALU)

Types des architectures des processeurs :

CISC (Complex Instruction Set Computer) : I faible, C grand
RISC (Reduce Instruction Set Computer) : I lev, C faible
VLIW (Very Large Instruction Word) : I rduit car macroinstruction RISC, C faible

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Les architectures CISC

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Ancienne Architecture des processeurs

Architecture prsentant un jeu dinstructions complexe

Plusieurs oprations peuvent tre cods par une mme instruction

Plusieurs modes dadressage

Ncessite moins de mmoire par rapport une architecture RISC
Exemple :

Motorola 680x0 ,
S/360 dIBM,
Intel Pentium
Intel Pentium Pro, Pentium II III et 4 : PeusdoCISC(cur de RISC mais vue
comme un CISC) permet de garder la compatibilit ascendante des
processeurs (x86)

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Les architectures RISC

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Architecture prsentant un jeu dinstructions relativement rduit

Une seule opration /instruction

Taille fixe pour les instructions

Modes dadressage simples

Ont permis une augmentation de la frquence
Prsente un nombre important de registres gnraux
Les seules instructions ayant besoin daccs la mmoire sont les
instruction de chargement et de rangement
Exemple :

PowerPC
ARM
SPARC
MIPS
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Digital Signal Processing (DSP)

30

Processeurs ddis et optimiss pour le traitement numrique

du signal (filtrage, extraction de signaux, etc.).

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Digital Signal Processing (DSP)

31

Caractristiques

Avantages

Architecture RISC complexe, superscalaire(plusieurs units de

traitements), pipeline
Architecture Harvard et Super Harvard (nombreux bancs mmoire)
Instructions complexes mais jeux dinstructions rduit
Exemple : Texas Instrument C6x
Trs conomique : pas besoin dacheter des priphriques
Spcialiss traitement du signal
Peuvent mlanger calcul flottant et virgule fixe

Inconvnients

Cots levs
Consommation dnergie leve
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Les Microcontrleurs
32

Un circuit intgr rassemblant dans un mme botier un microprocesseur, plusieurs

types de mmoires et des priphriques (Entres-Sorties).

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Plan
33

Avant propos

Conception des systmes embarqus

Cible logiciel

Interface mmoire

Mappage des priphriques

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Cas du 8086
34

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Cas du 8086
35

Bus de donnes 16 bits

Bus dadresse 20 bits
Multiplexage des bus de donnes et dadresse
Espace dadressage 2^20 =1 Mega word
Dcodage dadresse

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Dcodage dadresse
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Dcodage dadresse
37

CPU
Bus

dadresse 16 bits
Espace dadressage 2^16 = 64 K word

Mmoire
4

Ko RAM
1 Ko FLASH

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Dcodage dadresse
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A15 A14 A13 A12 A11 A10 A9 A0

0 0 0

0 0 0

0 1

x x 1 K - 2 K 0x400 - 0x7FF RAM

0 0 0

1 0

x x 2 K - 3 K 0x800 - 0xBFF RAM

0 0 0

1 1

x x 3 K - 4 K 0xC00 - 0xFFF RAM

0 0 0

0 0

x x 4 K - 5 K 0x1000 - 0x13FF FLASH

x x

x x

x x 5 K - 64 K 0x1400 Non Allou

0 x x 0 K - 1 K 0x000 - 0x3FF RAM

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Plan
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Avant propos

Conception des systmes embarqus

Cible logiciel

Interface mmoire

Mappage des priphriques

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Comment grer les priphriques

40

Un microprocesseur ne sait pas ce quest un

priphrique
Un microprocesseur ne sait pas ce quest une SRAM,
une DRAM, une ROM
Un microprocesseur ne sait pas ce quest une
interface srie, parallle
ventuellement quelques exceptions cela:
Instructions

coprocesseur
Instructions de gestion de cache, MMU
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Mappage des priphriques

41

Le microprocesseur accde un espace mmoire et

communique avec ses priphriques par des accs
mmoire.
Donc

le microcontrleur (microprocesseur +
priphriques) possde une map ou cartographie des
zones mmoires associes chacun des priphriques
Les priphriques reconnaissent eux mme, ou via un
dispositif de gestion de bus sil sont concerns par une
demande du microprocesseur.

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Exemple STM32
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