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Universit Saad Dahleb de Blida

Facult des Sciences


Dpartement dInformatique
Licence Gnie des Systmes Informatique (GSI)
Semestre 3 (2me anne)

CONCEPTION DE MACHINES DIGITALES

CHAPITRE II:

CIRCUITS COMBINATOIRES
Cours n4-5: 20 Octobre 2013

AROUSSI Sana
Disponible sur https://sites.google.com/a/esi.dz/s-aroussi/

OBJECTIFS

Apprendre

la

structure

de

quelques

circuits

combinatoires souvent utiliss.

Apprendre comment utiliser des circuits combinatoires


pour concevoir dautres circuits plus complexes.

INTRODUCTION

Les fonctions de sortie sexpriment selon des expressions logiques


des seules variables dentre.

PLAN DU CHAPITRE II

Circuits
arithmtiques
Circuit
daiguillage
Circuit de
transcodage

Additionneur
Soustracteur
Multiplieur
Diviseurs
Comparaison
UAL

Multiplexeur
Dmultiplexeur

Codeurs
Dcodeurs
Transcodeurs

ADDITIONNEUR

Un additionneur est un circuit capable de faire laddition de deux


nombre de n bits. Une addition gnre deux rsultats : la somme et la

retenue

Commenons par laddition de deux bits Ai et Bi en entre, avec en

sortie la somme Si et la retenue Ri.


Ai ( 1 bit)
Bi ( 1 bit)

Si ( 1 bit)
Demi-Additionneur

Ri ( 1 bit)

Rle : Additionner Ai et Bi(Si = Ai + Bi) en conservant la retenue Ri

Cela sappelle le demi-additionneur, parce quil ne tient pas compte


de la retenue qui peut aussi arriver en entre, provenant de calculs
prcdents.

DEMI-ADDITIONNEUR
Ai ( 1 bit)

Bi ( 1 bit)

Si ( 1 bit)

Demi-Additionneur

Ri ( 1 bit)

Rle : Additionner Ai et Bi(Si = Ai + Bi) en conservant la retenue Ri

La table de vrit

Le schma du circuit

Ai

Bi

Les quations Si = Ai Bi
Ri = Ai Bi,

XOR

Si

AND

Ri
6

ADDITIONNEUR COMPLET UN BIT

En binaire, lorsquon fait une addition, il faut tenir en


compte de la retenue entrante :

Ladditionneur complet un bit permet de raliser


laddition de deux bits en tenant compte dune retenue
Ri-1 en entre.

ADDITIONNEUR COMPLET UN BIT


Ri-1 ( 1 bit)
Ai ( 1 bit)
Bi ( 1 bit)

Si ( 1 bit)
Additionneur
Complet un bit

Ri ( 1 bit)

Rle : Additionner Ai et Bi en prenant en compte la retenue


dentre Ri-1 et en conservant la retenue de sortie Ri

La table de vrit

Les quations

Si Ai .Bi .Ri 1 Ai .Bi .R i 1 Ai .B i .R i 1 Ai .Bi .Ri 1


Si Ai .( Bi .Ri 1 Bi .R i 1 ) Ai .( B i .R i 1 Bi .Ri 1 )
Si Ai ( Bi Ri 1 ) Ai .( Bi Ri 1 )
Si Ai Bi Ri 1
8

ADDITIONNEUR COMPLET UN BIT


Ri-1 ( 1 bit)

Si ( 1 bit)
Additionneur
Complet un bit

Ai ( 1 bit)
Bi ( 1 bit)

Ri ( 1 bit)

Rle : Additionner Ai et Bi en prenant en compte la retenue


dentre Ri-1 et en conservant la retenue de sortie Ri

La table de vrit

Les quations

Ri Ai Bi Ri 1 Ai B i Ri 1 Ai Bi R i 1 Ai Bi Ri 1
Ri Ri 1.( Ai .Bi Ai .B i ) Ai Bi ( R i 1 i Ri 1 )
Ri Ri 1.( Ai Bi ) Ai Bi
9

ADDITIONNEUR COMPLET UN BIT


Ri -1( 1 bit)
Ai ( 1 bit)
Bi ( 1 bit)

Si ( 1 bit)
Additionneur
Complet un bit

Ri ( 1 bit)

Rle : Additionner Ai et Bi en prenant en compte la retenue


dentre Ri et en conservant la retenue de sortie Ri+1

Le schma
Ai
Bi
Ri-1

Si

Ri

10

ADDITIONNEUR COMPLET
Ri-1 ( 1 bit)
Ai ( 1 bit)
Bi ( 1 bit)

Si ( 1 bit)
Additionneur
Complet un bit

Ri ( 1 bit)

Rle : Additionner Ai et Bi en prenant en compte la retenue


dentre Ri-1 et en conservant la retenue de sortie Ri

Exercice 1: Faire le circuit de ladditionneur complet


un bit en utilisant deux demi-additionneurs

11

ADDITIONNEUR COMPLET UN BIT

Solution de lexercice 1: Faire le circuit de ladditionneur complet

un bit en utilisant deux demi-additionneurs

X et Y sont les sorties du


premier un demi
additionneur ayant comme
entres A et B
Z et T sont les sorties du
deuxime additionneur
ayant comme entres X et
Ri-1
12

ADDITIONNEUR COMPLET UN BIT

Exercice 1: Faire le circuit de ladditionneur complet un bit en

utilisant deux demi-additionneurs

13

ADDITIONNEUR COMPLET N BITS PAR PROPAGATION


DE LA RETENUE
A ( n bit)

B ( n bit)

S ( n bit)
Additionneur
Complet n bits

R ( 1 bit)

Rle : Additionner A et B

14

ADDITIONNEUR COMPLET N BITS PAR PROPAGATION


DE LA RETENUE

En utilisant les additionneurs complets un bit :


Bn An

Rn-1

B3 A3

ACn

Rn

B2 A2

AC3

Sn

R3

B 1 A1

AC2

S3

R2

R0= 0

AC1

S2

R1

S1
15

SOUSTRACTEUR N BITS

Exercice

2:

Faire le circuit du soustracteur N bits


Sachant que: A-B = A + CA2 (B)
= A + CA1 (B) + 1

16

MULTIPLIEUR 4 BITS
Exercice

3:

Faire le circuit de multiplieur complet 4 bits

17

COURS N6-7: 27 OCTOBRE 2013

COMPARATEUR UN BIT
Ai ( 1 bit)
Bi ( 1 bit)

La table de vrit

fi ( 1 bit)
Comparateur un
bit

fe ( 1 bit)
fs ( 1 bit)

Rle : Comparer entre deux bits (A et B):


fe : galit ( A=B)
fi : infrieur ( A < B)
fs : suprieur (A > B)

Les quations

fs

fe

fi

fs A.B

fi AB

fe AB AB A B fs fi

19

COMPARATEUR UN BIT
Ai ( 1 bit)
Bi ( 1 bit)

fi ( 1 bit)
Comparateur un
bit

fe ( 1 bit)
fs ( 1 bit)

Rle : Comparer entre deux bits (A et B):


fs A.B
fi AB
fe AB AB A B fs fi

fs
fe

fi
20

COMPARATEUR 2 BITS
Ai ( 2 bit)
Bi ( 2 bit)

fi ( 1 bit)
Comparateur 2
bit

fe ( 1 bit)
fs ( 1 bit)

Rle : Comparer entre deux nombres 2 bits (A et B):


fe : galit ( A=B)
fi : infrieur ( A < B)
fs : suprieur (A > B)

Exercice

4:

Raliser un tel circuit en utilisant des minimum


de portes logiques.
21

COMPARATEUR 2 BITS
A2

A1

B2

B1

fs fe fi

1. A=B si A2=B2 et
A1=B1

fe ( A2 B2).( A1 B1)
2. A>B si A2 > B2 ou
(A2=B2 et A1>B1)

fs A2.B2 ( A2 B2).( A1.B1)


3. A<B si A2 < B2 ou
(A2=B2 et A1<B1)
22

fi A2.B2 ( A2 B2).( A122.B1)

COMPARATEUR 2 BITS
Ai ( 2 bit)
Bi ( 2 bit)

fi ( 1 bit)
Comparateur 2
bit

fe ( 1 bit)
fs ( 1 bit)

Rle : Comparer entre deux nombres 2 bits (A et B):


fe : galit ( A=B)
fi : infrieur ( A < B)
fs : suprieur (A > B)

Exercice

5:

Raliser un tel circuit en utilisant des


comparateurs 1 bit
23

a2 b2

COMPARATEUR 2 BITS

Comparateur 1 bit
fs2 fe2 fi2

a1

b1

Comparateur 1 bit
fs1 fe1 fi1

1. A=B si A2=B2 et A1=B1

fe (A2 B2).(A1 B1) fe2.fe1


2. A>B si A2 > B2 ou (A2=B2 et A1>B1)

fs A2.B2 (A2 B2).(A1.B1) fs2 fe2.fs1


3. A<B si A2 < B2 ou (A2=B2 et A1<B1)

fi A2.B2 (A2 B2).(A1.B1) fi2 fe2.fi1

24

COMPARATEUR 2 BITS
a2

a1

b2

Comparateur 1 bit
fs2

fe2

b1

Comparateur 1 bit

fi2

fs1

fe1

fi1

25

fs

fe

fi

COMPARATEUR AVEC DES ENTRES DE MISE


EN CASCADE

On remarque que :

Si A2 >B2 alors A > B

Si A2<B2 alors A < B

Par contre si A2=B2 alors il faut tenir en compte du rsultat de la


comparaison des bits du poids faible.

Pour cela, on rajoute au comparateur des entres qui nous


indiquent le rsultat de la comparaison prcdente.

Ces entres sont appeles des entres de mise en cascade.

26

COMPARATEUR UN BIT AVEC DES ENTRES DE MISE


EN CASCADE
A
A>B

Es Eg Ei

fs fe fi

0
Comp

A<B

A=B

fs fe fi

Es ( >)
Eg ( =)
Ei ( <)

fs= (Ai>Bi) ou (Ai=Bi).Es


fi= ( Ai<Bi) ou (Ai=Bi).Ei
fe= (Ai=Bi).Eg

27

COMPARATEUR DEUX BITS AVEC DES ENTRES DE MISE


EN CASCADE

Exercice 6: Raliser un comparateur deux bits en


utilisant des comparateurs un bit avec des entres de
mise en cascade?
b2

a2

b1

a1

0
Comp

Comp

Es

Es

Eg
fs2

fe2

fi2

Ei

Eg
fs1

fe1

fi1

Ei
28

COMPARATEUR N BITS AVEC DES ENTRES DE MISE EN


CASCADE

Bn

An

Bn-1

An-1

B1

A1
0

Compn
fsn fen fin

fs

fe

fi

Esn
Egn
Ein

Compn-1

Comp1

fsn-1fen-1fin-1

fs1 fe1 fi1

29

CIRCUITS D'AIGUILLAGE
DFINITION

Multiplexeur
2n entres

.
.

sortie

n commandes

Dmultiplexeur
.
.

entre

2n sorties

n commandes

Rle : Aiguiller (ou slectionner )

Rle : Aiguiller (ou commuter)

une entre parmi 2n vers une

une entre vers 2n sorties

sortie laide de n bits de

laide de n bits de commandes30

commandes

MULTIPLEXEUR 2 BITS VERS 1

C0

E0

E1 E0

C0

Mux 2 1

E1

S C0 .E 0 C0 .E1

31

MULTIPLEXEUR 4 BITS VERS 1

C1

C0

E0

E1

E2

E3

E3
C0
C1

E2

E1 E0

Mux 4 1

S C1.C 0.( E 0) C1.C 0.( E1) C1.C 0.( E 2) C1.C 0.( E3)
32

MULTIPLEXEUR 4 BITS VERS 1

Vrifier que le multiplexeur 41 peut aussi tre obtenu

avec trois multiplexeurs 2 de la faon suivante :

C1

C0

S1 S2 S3

E0 E2 E0

E1 E3 E1

E0 E2 E2

E1 E3 E3

C0

E3 E2

E1 E0

M1

M2

S2

C1

S1
M3

33

APPLICATIONS DES MULTIPLEXEURS

Conversion parallle/srie : aiguiller les informations

prsentes en parallle lentre du MUX en des


informations de type srie en sortie.
Ralisation

de fonctions logiques : toute fonction

logique de N variables est ralisable avec un multiplexeur


de 2N vers 1
34

APPLICATIONS DES MULTIPLEXEURS

Exercice 7: Raliser un additionneur complet un bit

avec des multiplexeurs 8 bits vers 1.


Ai ( 1 bit)

Si ( 1 bit)

Additionneur
Complet un bit

Bi ( 1 bit)
Ri-1 ( 1 bit)

Ri ( 1 bit)

E7 E6 E5 E4 E3 E2 E1 E0

C0
C1
C2

Mux 8 1

35

MULTIPLEXEUR 8 BITS VERS 1


C2

C1

C0

E0

E1

E2

E3

C0
C1

E4

C2

E5

E6

E7

E7 E6 E5 E4 E3

E2

E1 E0

Mux 8 1

S C 2.C1.C 0.( E 0) C 2.C1.C 0( E1) C 2.C1.C 0( E 2) C 2.C1.C 0( E 3)


C 2.C1.C 0( E 4) C 2.C1.C 0( E 5) C 2.C1.C 0( E 6) C 2.C1.C 0( E 7)

36

APPLICATIONS DES MULTIPLEXEURS


Ai Bi Ri-1 Si
0

E0

E1

E2

E3

E4

E5

E6

E7
C0 C1 C2

Si
Ri-1
Bi
Ai

E7 E6 E5 E4 E3

E2

E1 E0

Mux 8 1

Si

S i Ai .B i .R i 1 (0) Ai .Bi .Ri 1 (1) Ai .Bi .R i 1 (1) Ai .Bi .Ri 1 (0) Ai .B i .R i 1 (1) Ai .B i .Ri 1 (0)
Ai .Bi .R i 1 (0) Ai .Bi .Ri 1 (1)

APPLICATIONS DES MULTIPLEXEURS


Ai Bi Ri-1 Ri
0

E0

E1

E2

E3

E4

E5

E6

E7
C0 C1 C2

Ri
Ri-1
Bi
Ai

E7 E6 E5 E4 E3

E2

E1 E0

Mux 8 1

Ri

Ri Ai B i R i 1 .(0) Ai B i Ri 1 .(0) Ai Bi R i 1 .(0) Ai Bi Ri 1 .(1) Ai B i R i 1 .(0) Ai B i Ri 1 .(1)


Ai Bi R i 1 .(1) Ai Bi Ri 1 .(1)

DMULTIPLEXEUR

Le dmultiplexeur joue le rle inverse dun multiplexeur.

Il permet de faire passer une information dans lune des

sorties selon les valeurs des entres de commandes.


E1
E2
.
.
E 2n

S1
.
.
.
.

S
MUX

E
DEMUX

.
.
.

S2
.
.
S2n
39

DMULTIPLEXEUR 4 BITS VERS 1


E
C1

C0

S3 S2

S1

S0
C0
C1

DEMUX 1 4
S3

S2

S1

S0

S 0 C1.C 0.( E )

S1 C1.C 0.( E )
S 2 C1.C 0.( E )
S 3 C1.C 0.( E )

40

CIRCUIT DE TRANSCODAGE
DFINITION

Un circuit de transcodage transforme une information

prsente en entre sous une forme donne (code 1) en la

mme information prsente en sous une forme diffrente


(code 2).

Code 1

Circuit de

Code 2

Transcodage
41

CIRCUIT DE TRANSCODAGE
TYPES

42

CODEUR BINAIRE

Le codeur (ou encodeur) binaire (ou lmentaire) possde

2n entres dont une seule est active la fois. Il fournit en


sortie le numro de lentre active (sur n bit).

Exemple 1 : Codeur lmentaire 2 bits


E2

E1

E0

S1

S0

E0
E1
E2

COD 4 2

E3

S1

S0

E3
43

CODEUR PRIORITAIRE
Pour

de

viter les conflits, les codeurs fixent gnralement

priorit

parmi

les

entres.

La

priorit

est

habituellement donne au bit de poids le plus lev


Exemple

2 : Codeur prioritaire 2 bits.

E2

E1

E0

S1

S0

E0
E1

E2
E3

COD-P 4 2

E3

S1
S0

44

DCODEUR

Le dcodeur possde n entres et 2n sorties dont une

seule sortie est active la fois. Il est souvent dot dune


entre de validation V qui sert valider son
fonctionnement.
Exemple 1 : Dcodeur binaire (ou lmentaire) 2 bits qui
active la sortie correspond au numro de lentre.
V

E1 E0 S3

S2

S1

S0

S0
E1

E0

DEC 2 4

S1
S2

S3
V

45

DCODEUR 2 4
Exemple 1 : Dcodeur binaire (ou lmentaire) 2 bits qui

active la sortie correspond au numro de lentre.


V

E1 E0 S3

S2

S1

S0

S0

E1
E0

DEC 2 4

S1
S2
S3
V

S 0 ( E1.E0 ).V
S1 ( E1.E0 ).V
S 2 ( E1.E0 ).V
S 3 ( E1.E0 ).V

46

DCODEUR 3 8

S0
S1
S2
S3
S4
S5
S6
S7

E0
E1
V

E2

E1

E0

S0

S1

E2

S2

S3

S4

S5

S6

S7

0 0

1 0

0 1

0 0

S1 V ( E2 .E1.E0 )

0 0

S 2 V ( E2 .E1.E0 )

0 0

S 3 V ( E2 .E1.E0 )

0 0

S 4 V ( E2 .E1.E0 )

0 0

S 5 V ( E2 .E1.E0 )

0 0

S 6 V ( E2 .E1.E0 )

S 0 V ( E2 .E1.E0 )

S 7 V ( E2 .E1.E0 )

47

DCODEUR 4 16
ACCROISSEMENT DE CAPACIT PAR ASSOCIATION DE CIRCUITS

Exercice 8 : Raliser un dcodeur binaire 4 bits en utilisant des


dcodeur 2 bits.

S0
S1

E0
E1
E2
E3

.
.
.

S15

V
48

5me
dcodeur
pour
slectionner
un des
quatre
dcodeurs

E3

E2

E1 E0 Sortie Activ

Aucune

S0

S1

S2

S3

S4

S5

S6

S7

S8

S9

S10

S11

S12

S13

S14

S15

1er dcodeur

2me dcodeur

3me dcodeur

4me dcodeur

49

DCODEUR 4 16
ACCROISSEMENT DE CAPACIT PAR ASSOCIATION DE CIRCUITS

Exercice 8 : Raliser un dcodeur binaire 4 bits en utilisant des


dcodeur 2 bits.
E2 E3

E1 E0

E1 E0

Slectionner un des 4 dcodeurs


V0 V1 V2 V3

E1 E0

E1 E0

50
S0 S1 S2 S3

S4 S5 S6 S7

S8 S9 S10 S11

S12 S13 S14 S15

DCODEUR 4 16
ACCROISSEMENT DE CAPACIT PAR ASSOCIATION DE CIRCUITS

Exercice 9 : Raliser un dcodeur binaire 4 bits en utilisant des


dcodeur 3 bits.

S0
S1

E0
E1
E2
E3

.
.
.

S15

V
51

Le bit E3
slectionne
les sorties
de dcodeur
qui doit tre
actif

E3

E2

E1 E0 Sortie Activ

Aucune

S0

S1

S2

S3

S4

S5

S6

S7

S8

S9

S10

S11

S12

S13

S14

S15

1er dcodeur

2me dcodeur
52

DCODEUR 4 16
ACCROISSEMENT DE CAPACIT PAR ASSOCIATION DE CIRCUITS

Exercice 9 : Raliser un dcodeur binaire 4 bits en utilisant des


dcodeur 3 bits.

Solution: deux dcodeurs traitent en parallle les bits E2, E1, E0.

Le bit E3 slectionne les sorties de dcodeur qui doit tre actif


E3

E2 E1 E0

S0 S1 S2 S3 S4 S5 S6 S7

E2 E1 E0

S8 S9 S10 S11 S12 S13 S14 S15

53

COURS N8-9: 3 NOVEMBRE 2013

APPLICATIONS DES DCODEURS


U.A.L

Un dcodeur est un dispositif essentiel lentre de

lUnit Logique et Arithmtique (UAL) du processeur.

Exemple dune version simplifie dUAL un bit:


Cette UAL possde deux entres (A, B) un bit sur
lesquelles quatre oprations sont faites:

NON A,

A ET B,

A OU B

A + B (addition arithmtique).

55

APPLICATIONS DES DCODEURS


A

U.A.L

B
NOT

Non A

ET
A et B

ET

ET
S

OU
OU

A ou B
ET

D-A

A+B
ET
S0 S1 S2 S3
Dcodeur
C0

C1

56

APPLICATIONS DES DCODEURS


MMOIRE PRINCIPALE

Un dcodeur est un dispositif essentiel lentre de la

mmoire principale.

Mmoire Principale

2n sorties

Dcodeur

Bus
dadresse

n entres

Slectionner
un mot
mmoire

N ligne

Contenu

23

21

12

.
.
.

.
.
.

2n-1

28

2n

31
57

APPLICATIONS DES DCODEURS


MMOIRE PRINCIPALE

Exemple: Slectionner une cellule (colonne) [L, C] de la

mmoire principale.
0
1

Dcodeur

(L)2

2
.
.
.

.
.
.

2n-1
(1)
Slectionner
la ligne

2n
(C)2

Multiplexeur

(2)
58
Slectionner
la colonne

TRANSCODEUR
Un

transcodeur est un dispositif qui permet de faire

passer une information crite dans le code C1 un autre


Code C2.

Les

deux importantes applications de transcodeurs sont:


la conversion de code

laffichage par segment

59

TRANSCODEUR BCD/XS3
Exercice

10: Raliser un transcodage du code BCD vers

le code excs de trois (SX3(N) = BCD(N) + 3). Les


nombres dentre et de sortie sont exprims sur 4 bits, et
ce transcodeur pourra convertir tous les chiffres de 0 9.

60

TRANSCODEUR BCD/XS3
Chiffre
converti

Entres (BCD)
E3

E2

Sorties [XS 3]

E1

E0

S3

S2

S1

S0

61

TRANSCODEUR BCD/XS3
E1 E0

00

01

11

10

E1 E0

E3 E2

00

01

11

10

E3 E2

00

00

01

01

11

11

10

10

S3 = E3 + E2 E0 + E2 E1
E1 E0

00

01

11

10

E3 E2

S2 = E2 E1 E0 + E2 E0 + E2 E1
E 1 E0

00

01

11

10

E3 E2

00

00

01

01

11

11

10

10

S1 = E1 E0 + E1 E0 = E1 E0

S0 = E0

62

TRANSCODEUR HEXA/7 SEGMENTS


Exercice

11: Les 16 chiffres 0-9 et A-F sont affichs au moyen dun

dispositif appel afficheur 7 segments. Cet afficheur est un ensemble


de diodes lectroluminescentes (D.E.L) disposs comme le montre la
figure suivante:
S0

E0
E1
E2
E3

Hexa/7 Segments

S0
S1
S2
S3
S4
S5
S6

S1

S6
S5

S2

S4

S3

63

TRANSCODEUR HEXA/7 SEGMENTS


S0

E0
E1
E2
E3

Hexa/7 Segments

S0
S1
S2
S3
S4
S5
S6

S1

S6
S5

S2

S4

S3

64

AFFICHEUR 7 SEGMENTS
Chiffre
converti

Entres
E3

E2

E1

Sorties
E0

S6

S5

S4

S3

S2

S1

S0

0 65
1

EXERCICES
Exercice

12: En utilisant uniquement des additionneurs

complets un bit, faire le schma du circuit C de la figure


suivante qui permet de dterminer le nombre (S2 S1 S0)2
de bits 1 de linformation (I5 .... I0) en entre

I5 I4 I3 I2 I1 I0

C
S2 S1 S0

66

EXERCICES
Exercice

13: On veut afficher le rsultat de la

comparaison de deux nombre binaire A (4 bits) et B (4 bits)


avec un afficher 7 segment. tudier le circuit qui permet de
rendre lumineux les segments de faon crire
S0

S0

S1

S1
S5

S5

Si A > B
S4

S1

S2

Si A = B

Si A < B
S2
67

S3

S3

EXERCICES
Exercice

14: En se basant sur lalgorithme et les exemples donns

en fin dexercice, proposer base dun minimum de circuits


combinatoires et de portes logiques, le schma de ralisation dune
additionneur de deux nombres positifs A (4 bits) et B (4 bits) exprims
en code BCD (Binary Coded Decimal).

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EXERCICES
Exercice

14: En se basant sur lalgorithme et les exemples donns

en fin dexercice, proposer base dun minimum de circuits


combinatoires et de portes logiques, le schma de ralisation dune
additionneur de deux nombres positifs A (4 bits) et B (4 bits) exprims
en code BCD (Binary Coded Decimal).

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SOURCES DE CE COURS

Cours dArchitecture des ordinateurs, cole nationale Suprieure dInformatique


(ESI), Alger, Anne universitaire 2011/2012.

Michel Jzquel, Cours 2 Circuits combinatoires , 2009. Disponible sur

public.enst-bretagne.fr/~douillar/ELP304/Cours2.pdf

Partie

3:

logique

Combinatoire

Disponible

sur

ensa-mecatronique.e-

monsite.com/medias/files/cours-elec-num-3.pdf

Cours

Circuits

combinatoires.

Disponible

sur

http://www.ief.u-

psud.fr/~roger/Enseigne/DUT_S2_Info_Instrum/09_C4_Logique_combinatoire.pdf

Pierre

Audibert,

VII-

Circuits

combinatoires

lmentaires,

disponible

sur

http://www.ai.univ-paris8.fr/~audibert/ens/7-CIRCUITS%20COMBINATOIRES.pdf

Pierre

Marchand,

Unit

4:

Logique

combinatoire,

www.ift.ulaval.ca/~marchand/ift17583/Acetates/17583-Acetates04.pdf.

2001,
70