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CHAPITRE II:
CIRCUITS COMBINATOIRES
Cours n4-5: 20 Octobre 2013
AROUSSI Sana
Disponible sur https://sites.google.com/a/esi.dz/s-aroussi/
OBJECTIFS
Apprendre
la
structure
de
quelques
circuits
INTRODUCTION
PLAN DU CHAPITRE II
Circuits
arithmtiques
Circuit
daiguillage
Circuit de
transcodage
Additionneur
Soustracteur
Multiplieur
Diviseurs
Comparaison
UAL
Multiplexeur
Dmultiplexeur
Codeurs
Dcodeurs
Transcodeurs
ADDITIONNEUR
retenue
Si ( 1 bit)
Demi-Additionneur
Ri ( 1 bit)
DEMI-ADDITIONNEUR
Ai ( 1 bit)
Bi ( 1 bit)
Si ( 1 bit)
Demi-Additionneur
Ri ( 1 bit)
La table de vrit
Le schma du circuit
Ai
Bi
Les quations Si = Ai Bi
Ri = Ai Bi,
XOR
Si
AND
Ri
6
Si ( 1 bit)
Additionneur
Complet un bit
Ri ( 1 bit)
La table de vrit
Les quations
Si ( 1 bit)
Additionneur
Complet un bit
Ai ( 1 bit)
Bi ( 1 bit)
Ri ( 1 bit)
La table de vrit
Les quations
Ri Ai Bi Ri 1 Ai B i Ri 1 Ai Bi R i 1 Ai Bi Ri 1
Ri Ri 1.( Ai .Bi Ai .B i ) Ai Bi ( R i 1 i Ri 1 )
Ri Ri 1.( Ai Bi ) Ai Bi
9
Si ( 1 bit)
Additionneur
Complet un bit
Ri ( 1 bit)
Le schma
Ai
Bi
Ri-1
Si
Ri
10
ADDITIONNEUR COMPLET
Ri-1 ( 1 bit)
Ai ( 1 bit)
Bi ( 1 bit)
Si ( 1 bit)
Additionneur
Complet un bit
Ri ( 1 bit)
11
13
B ( n bit)
S ( n bit)
Additionneur
Complet n bits
R ( 1 bit)
Rle : Additionner A et B
14
Rn-1
B3 A3
ACn
Rn
B2 A2
AC3
Sn
R3
B 1 A1
AC2
S3
R2
R0= 0
AC1
S2
R1
S1
15
SOUSTRACTEUR N BITS
Exercice
2:
16
MULTIPLIEUR 4 BITS
Exercice
3:
17
COMPARATEUR UN BIT
Ai ( 1 bit)
Bi ( 1 bit)
La table de vrit
fi ( 1 bit)
Comparateur un
bit
fe ( 1 bit)
fs ( 1 bit)
Les quations
fs
fe
fi
fs A.B
fi AB
fe AB AB A B fs fi
19
COMPARATEUR UN BIT
Ai ( 1 bit)
Bi ( 1 bit)
fi ( 1 bit)
Comparateur un
bit
fe ( 1 bit)
fs ( 1 bit)
fs
fe
fi
20
COMPARATEUR 2 BITS
Ai ( 2 bit)
Bi ( 2 bit)
fi ( 1 bit)
Comparateur 2
bit
fe ( 1 bit)
fs ( 1 bit)
Exercice
4:
COMPARATEUR 2 BITS
A2
A1
B2
B1
fs fe fi
1. A=B si A2=B2 et
A1=B1
fe ( A2 B2).( A1 B1)
2. A>B si A2 > B2 ou
(A2=B2 et A1>B1)
COMPARATEUR 2 BITS
Ai ( 2 bit)
Bi ( 2 bit)
fi ( 1 bit)
Comparateur 2
bit
fe ( 1 bit)
fs ( 1 bit)
Exercice
5:
a2 b2
COMPARATEUR 2 BITS
Comparateur 1 bit
fs2 fe2 fi2
a1
b1
Comparateur 1 bit
fs1 fe1 fi1
24
COMPARATEUR 2 BITS
a2
a1
b2
Comparateur 1 bit
fs2
fe2
b1
Comparateur 1 bit
fi2
fs1
fe1
fi1
25
fs
fe
fi
On remarque que :
26
Es Eg Ei
fs fe fi
0
Comp
A<B
A=B
fs fe fi
Es ( >)
Eg ( =)
Ei ( <)
27
a2
b1
a1
0
Comp
Comp
Es
Es
Eg
fs2
fe2
fi2
Ei
Eg
fs1
fe1
fi1
Ei
28
Bn
An
Bn-1
An-1
B1
A1
0
Compn
fsn fen fin
fs
fe
fi
Esn
Egn
Ein
Compn-1
Comp1
fsn-1fen-1fin-1
29
CIRCUITS D'AIGUILLAGE
DFINITION
Multiplexeur
2n entres
.
.
sortie
n commandes
Dmultiplexeur
.
.
entre
2n sorties
n commandes
commandes
C0
E0
E1 E0
C0
Mux 2 1
E1
S C0 .E 0 C0 .E1
31
C1
C0
E0
E1
E2
E3
E3
C0
C1
E2
E1 E0
Mux 4 1
S C1.C 0.( E 0) C1.C 0.( E1) C1.C 0.( E 2) C1.C 0.( E3)
32
C1
C0
S1 S2 S3
E0 E2 E0
E1 E3 E1
E0 E2 E2
E1 E3 E3
C0
E3 E2
E1 E0
M1
M2
S2
C1
S1
M3
33
Si ( 1 bit)
Additionneur
Complet un bit
Bi ( 1 bit)
Ri-1 ( 1 bit)
Ri ( 1 bit)
E7 E6 E5 E4 E3 E2 E1 E0
C0
C1
C2
Mux 8 1
35
C1
C0
E0
E1
E2
E3
C0
C1
E4
C2
E5
E6
E7
E7 E6 E5 E4 E3
E2
E1 E0
Mux 8 1
36
E0
E1
E2
E3
E4
E5
E6
E7
C0 C1 C2
Si
Ri-1
Bi
Ai
E7 E6 E5 E4 E3
E2
E1 E0
Mux 8 1
Si
S i Ai .B i .R i 1 (0) Ai .Bi .Ri 1 (1) Ai .Bi .R i 1 (1) Ai .Bi .Ri 1 (0) Ai .B i .R i 1 (1) Ai .B i .Ri 1 (0)
Ai .Bi .R i 1 (0) Ai .Bi .Ri 1 (1)
E0
E1
E2
E3
E4
E5
E6
E7
C0 C1 C2
Ri
Ri-1
Bi
Ai
E7 E6 E5 E4 E3
E2
E1 E0
Mux 8 1
Ri
DMULTIPLEXEUR
S1
.
.
.
.
S
MUX
E
DEMUX
.
.
.
S2
.
.
S2n
39
C0
S3 S2
S1
S0
C0
C1
DEMUX 1 4
S3
S2
S1
S0
S 0 C1.C 0.( E )
S1 C1.C 0.( E )
S 2 C1.C 0.( E )
S 3 C1.C 0.( E )
40
CIRCUIT DE TRANSCODAGE
DFINITION
Code 1
Circuit de
Code 2
Transcodage
41
CIRCUIT DE TRANSCODAGE
TYPES
42
CODEUR BINAIRE
E1
E0
S1
S0
E0
E1
E2
COD 4 2
E3
S1
S0
E3
43
CODEUR PRIORITAIRE
Pour
de
priorit
parmi
les
entres.
La
priorit
est
E2
E1
E0
S1
S0
E0
E1
E2
E3
COD-P 4 2
E3
S1
S0
44
DCODEUR
E1 E0 S3
S2
S1
S0
S0
E1
E0
DEC 2 4
S1
S2
S3
V
45
DCODEUR 2 4
Exemple 1 : Dcodeur binaire (ou lmentaire) 2 bits qui
E1 E0 S3
S2
S1
S0
S0
E1
E0
DEC 2 4
S1
S2
S3
V
S 0 ( E1.E0 ).V
S1 ( E1.E0 ).V
S 2 ( E1.E0 ).V
S 3 ( E1.E0 ).V
46
DCODEUR 3 8
S0
S1
S2
S3
S4
S5
S6
S7
E0
E1
V
E2
E1
E0
S0
S1
E2
S2
S3
S4
S5
S6
S7
0 0
1 0
0 1
0 0
S1 V ( E2 .E1.E0 )
0 0
S 2 V ( E2 .E1.E0 )
0 0
S 3 V ( E2 .E1.E0 )
0 0
S 4 V ( E2 .E1.E0 )
0 0
S 5 V ( E2 .E1.E0 )
0 0
S 6 V ( E2 .E1.E0 )
S 0 V ( E2 .E1.E0 )
S 7 V ( E2 .E1.E0 )
47
DCODEUR 4 16
ACCROISSEMENT DE CAPACIT PAR ASSOCIATION DE CIRCUITS
S0
S1
E0
E1
E2
E3
.
.
.
S15
V
48
5me
dcodeur
pour
slectionner
un des
quatre
dcodeurs
E3
E2
E1 E0 Sortie Activ
Aucune
S0
S1
S2
S3
S4
S5
S6
S7
S8
S9
S10
S11
S12
S13
S14
S15
1er dcodeur
2me dcodeur
3me dcodeur
4me dcodeur
49
DCODEUR 4 16
ACCROISSEMENT DE CAPACIT PAR ASSOCIATION DE CIRCUITS
E1 E0
E1 E0
E1 E0
E1 E0
50
S0 S1 S2 S3
S4 S5 S6 S7
S8 S9 S10 S11
DCODEUR 4 16
ACCROISSEMENT DE CAPACIT PAR ASSOCIATION DE CIRCUITS
S0
S1
E0
E1
E2
E3
.
.
.
S15
V
51
Le bit E3
slectionne
les sorties
de dcodeur
qui doit tre
actif
E3
E2
E1 E0 Sortie Activ
Aucune
S0
S1
S2
S3
S4
S5
S6
S7
S8
S9
S10
S11
S12
S13
S14
S15
1er dcodeur
2me dcodeur
52
DCODEUR 4 16
ACCROISSEMENT DE CAPACIT PAR ASSOCIATION DE CIRCUITS
Solution: deux dcodeurs traitent en parallle les bits E2, E1, E0.
E2 E1 E0
S0 S1 S2 S3 S4 S5 S6 S7
E2 E1 E0
53
NON A,
A ET B,
A OU B
A + B (addition arithmtique).
55
U.A.L
B
NOT
Non A
ET
A et B
ET
ET
S
OU
OU
A ou B
ET
D-A
A+B
ET
S0 S1 S2 S3
Dcodeur
C0
C1
56
mmoire principale.
Mmoire Principale
2n sorties
Dcodeur
Bus
dadresse
n entres
Slectionner
un mot
mmoire
N ligne
Contenu
23
21
12
.
.
.
.
.
.
2n-1
28
2n
31
57
mmoire principale.
0
1
Dcodeur
(L)2
2
.
.
.
.
.
.
2n-1
(1)
Slectionner
la ligne
2n
(C)2
Multiplexeur
(2)
58
Slectionner
la colonne
TRANSCODEUR
Un
Les
59
TRANSCODEUR BCD/XS3
Exercice
60
TRANSCODEUR BCD/XS3
Chiffre
converti
Entres (BCD)
E3
E2
Sorties [XS 3]
E1
E0
S3
S2
S1
S0
61
TRANSCODEUR BCD/XS3
E1 E0
00
01
11
10
E1 E0
E3 E2
00
01
11
10
E3 E2
00
00
01
01
11
11
10
10
S3 = E3 + E2 E0 + E2 E1
E1 E0
00
01
11
10
E3 E2
S2 = E2 E1 E0 + E2 E0 + E2 E1
E 1 E0
00
01
11
10
E3 E2
00
00
01
01
11
11
10
10
S1 = E1 E0 + E1 E0 = E1 E0
S0 = E0
62
E0
E1
E2
E3
Hexa/7 Segments
S0
S1
S2
S3
S4
S5
S6
S1
S6
S5
S2
S4
S3
63
E0
E1
E2
E3
Hexa/7 Segments
S0
S1
S2
S3
S4
S5
S6
S1
S6
S5
S2
S4
S3
64
AFFICHEUR 7 SEGMENTS
Chiffre
converti
Entres
E3
E2
E1
Sorties
E0
S6
S5
S4
S3
S2
S1
S0
0 65
1
EXERCICES
Exercice
I5 I4 I3 I2 I1 I0
C
S2 S1 S0
66
EXERCICES
Exercice
S0
S1
S1
S5
S5
Si A > B
S4
S1
S2
Si A = B
Si A < B
S2
67
S3
S3
EXERCICES
Exercice
68
EXERCICES
Exercice
69
SOURCES DE CE COURS
public.enst-bretagne.fr/~douillar/ELP304/Cours2.pdf
Partie
3:
logique
Combinatoire
Disponible
sur
ensa-mecatronique.e-
monsite.com/medias/files/cours-elec-num-3.pdf
Cours
Circuits
combinatoires.
Disponible
sur
http://www.ief.u-
psud.fr/~roger/Enseigne/DUT_S2_Info_Instrum/09_C4_Logique_combinatoire.pdf
Pierre
Audibert,
VII-
Circuits
combinatoires
lmentaires,
disponible
sur
http://www.ai.univ-paris8.fr/~audibert/ens/7-CIRCUITS%20COMBINATOIRES.pdf
Pierre
Marchand,
Unit
4:
Logique
combinatoire,
www.ift.ulaval.ca/~marchand/ift17583/Acetates/17583-Acetates04.pdf.
2001,
70