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CONTENIDO
Pg.Y
Y1. INTRODUCCI
2.
OBJETIVOS
05
05
05
3. MARCO TEORICO
06
07
CONCLUSIONES
09
WEBGRAFA
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1. INTRODUCCIN
Con este trabajo podemos observar que en los cambios realizados en el Spartan 6
estuvieron basados en sus costos de produccin, rendimiento y consumo,
buscando que el usuario tuviera mayor economa y que su funcionamiento fuera
similar incluso mejorado en comparacin a los dispositivos anteriores.
El propsito principal de este trabajo est basado en las necesidades del
consumidor y su forma de poder acceder a ellos.
2. OBJETIVOS
3. MARCO TERICO
Lo escrito a continuacin estar basado en pginas descargadas de internet.
Los sistemas actuales requieren gran ancho de banda para la interfaz chip a chip
en todas placas posteriores y la transmisin de larga distancia a travs de la fibra
ptica. Me paralelo de E / S alcanza una lmite de velocidad alrededor de 1 GHz
para los pernos de una sola terminal y por debajo de 1,5 GHz para LVDS pares de
pines diferenciales, incluso con los ltimos estndares.
Conexiones en paralelo de ancho tambin consumen una cantidad importante de
E / S y los receptores quemar una gran cantidad de energa. Estas conexiones
crean oblicuidad entre los carriles de datos como as como entre reloj y de datos
de carril. En ltima instancia, esto introduce diafona y otra seal de la integridad
issues.The integrado transceptores de serie de alta velocidad que se encuentran
en Spartan-6 LXT FPGAs resolver todos estos problemas.
Los Spartan-6 LXT FPGAs complementan capacidad de lgica de bajo costo con
alta velocidad conectividad en serie, que tiene hasta ocho transceptores GTP
(velocidad de lnea de 3,2 GB / s). Sacando provecho de las amplias capacidades
de estar en las familias Virtex FPGA, Dispositivos LXT-6 Spartan entregan
protocolos a 3,2 GB / s y por debajo. Spartan-6 FPGAs tambin apoyan
verdaderos estndares 3.3V con el apoyo rebase completa 4.4V y ofrecer la
unidad de salida de 24 mA 3.3V LVCMOS y LVTTL completa. Apoyando verdadera
3.3V normas simplifica el diseo del tablero con componentes estndar de
tolerancia y permite disear equipos para disear las normas en entornos de alta
velocidad con un mnimo la simulacin y la reduccin de las preocupaciones de
rebasamiento. Los diseadores que usen FPGAs que compiten necesitan para
superar los cabezales de salida limitados y la reduccin del exceso mediante la
adicin tampones para seales de alta cargabilidad de salida o controladores de
lnea para placas posteriores y los rastros de mesa ms estrictas, aumentando as
la complejidad total del sistema, el costo y el tiempo de diseo.
6 Spartan-LX dispositivos slo requieren dos fuentes de carriles-simplificando an
ms y bajar los costes de diseo del sistema. Menor complejidad de suministro de
energa (menos, los reguladores ms baratos, y reduccin de las necesidades de
derivacin) no slo hace que el tablero menos costoso y ms fiable, pero ms fcil
de disear. Los diseadores que estn utilizando FPGAs Spartan-6 no necesitan
abordar el aislamiento de potencia rail, condensadores de tantalio, y los granos de
ferrita para todos los poderes alfiler. Con verdadera capacidad 3.3VI / S, mayor
resistencia a la unidad, y un menor nmero de carriles de alimentacin, base y la
tarjeta de diseo es ms fcil y con menor coste Spartan-6 FPGAs. Spartan-6
FPGAs ofrecen bloques de regulacin de memoria de disco duro (MCB) para la
potencia ms baja y el ms alto rendimiento. Todos menos el Spartan-6 incluyen
dispositivo ms pequeo dedicado MCB, con cada uno de los estndares de
DRAM de apoyo (MCB LPDDR, DDR, DDR2, y DDR3).
6
V
V
CCINT
Descripcin
0.5 a 1.32
Unidad
V
CCAUX
0.5 a 3.75
CCO
0.5 a 3.75
BATT
0.5 a 4.05
0.5 a 3.75
0.5 a 3.75
V
V
FS
REF
APLICACIONES
CONCLUSIONES
WEBGRAFA
https://www.xilinx.com/products/silicon-devices/fpga/spartan-6.html
http://www.xilinx.com/support/documentation/data_sheets/ds160.pdf
http://www.digikey.com/es/product-highlight/x/xilinx/spartan-6-fpga
https://es.wikipedia.org/wiki/Xilinx
https://reference.digilentinc.com/_media/atlys:atlys:atlys_rm.pdf
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