You are on page 1of 9
Aj; Poarta standard TTL SN herent APLICATIA NR. | (Ai) POARTA STANDARD TTL 1. INTRODUCERE Aplicatia urmareste infelegerea prineipiutui de functionare a operatorului logie de baci al familiei TTL, si anume poarta $1-NU (NAND) cu dou intr. Acest studiu este Justificat prin faptul c& in echipamentele numerice de wz carent, circuitele din familia TL au o utilizare extrem de larg, 2. CONSIDERATI TEORETICE Dupii natura elementelor utilizate, circuitele logice utilizind tranzistoare bipolare ot fi grapete in urmatoarele familii [6], [12}, [17], 118}, [20], [21]: ~Circuite logice RTL (Resistor-Transistor-Logic): logica pe baz de rezistente Ja intrare gi tranzistor Ia iegire, . ~Cireuite logice DTL Diode-Transistor-Logic): logica pe baz de diode la intrare si tranzistor Ia iesire; Circuit logice TTL (Transistor-Transistor-Logic): logica pe baz& de tranzistor la intrare gi tranzistor la iesire; tipuri enumerate, familia ECL este cea mai rapid fa momentul actual, utilizand tn acoeasi sulsurd tranzistoare ce functioneazi blocat-saturat cét si tranzistoare cu emitoare cuplate electric, 4th cazul familiei TTL, in acelagi circuit integrat, tranzistoarele pot fi caracterizate de dout star diferite: ~blocat / saturat (logick saturata); blocat / in conductie (logicd nesaturat2). {In familia TTL se poate face 0 subclasiicare dup modul de functionare @ clementelor componente si dup’ performantele acesiora: ‘Generatia | fancfiondnd in logics saturatd. Este 0 generajie po cale de disparitie, care foloseste doparca cu aur. fn fimetie de valorile componéntelor, pot fi diferenfiate trei serii constructive: -seria normal, N (Normal), pentru aplicafii de uz general; ~seria rapid, H (High Speed), a care s-au diminust vatorile rezistenjelor pentru a ‘educe constanta de timp de incircare a capacitatii jonctiunii; vseria de consum redus, L (Low Power), consum redus prin eresterea valorii rezistenfelor, Circuite numerice. Aplicatit Generatie a Il-s, famctiondnd in logic’ nesaturati. jcarea saturirii este realizat& prin plasarea unei diode Schottky fntre baza (B) si colectoral (C) tranzistoarelor, Tranzistoarele nu mai sunt dopate cu aur, ceea ce conduce la reducerea sensibilé a capacitifilor parazite, Astfel, timpii de comutafie ai tranzistoarelor au fost putemic redusi. ‘Se pot de asemenea diferentia sin acest caz mai multe serii constructive: -seria LS (Low Power Schottky), care inlocuieste seria normal din generatia 1 -seria $ (Schottky), pentru aplicafii rapide. Generatia a I1l-2, finctionfind in logica nesaturaté. Este o ameliorare tehnologic& a seriilor S si LS, Reducerea dimensiunii tranzis- toarelor a permis o micgorare de aproximativ [50+60}% a capacitijii jonctiunilor. ‘Denumirea seriilor constructive este urmatoarea: -~sera ALS (Advanced Low Power Schottky); -seria AS (Advanced Schottky). ‘Tabelul 1 prezint& comparativ cele trei generafii ale fumiliei TTL din punctul de vedere a dowd performanfe: puterea consumata (P) si timpul media de propagare (t,). TABELUL 1 SERIA CONSTRUCTIV. Pim [ns] N 9 10 H 22 6 L 1 33 Ss 19 3 ts 2 95 AS. 85 15 ALS 12 4 Familia TTL, introdus& in anul 1964, este o ameliorare a famniliei DTL: circuitul de intrare ou diode este inlocuit cu un tranzistor multiemitor (figura 1, exemptul unei porti S$I-NU cu dou’ intrari), Fig. 1 Au: Poarta standard TTL rr pee Cénd una din intrati (de exemplu xy) este le nivel “0” logic, joncfiunea BE; (echivalentii lui Dj) este conductoare, Curentul de colectar este aul, deci tranzistorul de iesire este blocat (y=1). ‘Cand ambele intrari sunt simultan la nivel “1” logic, joncfiunile BE sunt blocate, Este in schimb conductoare jonctiunes BC, prin care se injecteazi curent in baza ‘tranzistorului de iesire, care devine conductor (y=0). Este preferabjli utilizares unui tranzistor multiemitor decarece viteza lui de lectricd in baza este sensibil constant. Se va analiza in continuare structura cea mai frecvent fntlnité: posrta NAND ca dour intriri avnd iegire de tip “totem-pole” (“contratimp”) - circuital CDB 4008; valorile indicate corespund seriei N (fig. 2). V.CDB soon Fig. 2 Structure poate fi pusé si sub forma schemei bloc prezentate in figura 3, ‘Tensiunes de alimentare nominalé este de V+=+SV iar nivelele “0” i “I” logic ‘sunt definite prin urmatoarele nivele de tensiuni: -laiesive: “0” logic = [0 +0,4]V; ‘Tranzistorul multiemitor Ty reatizeazd fimofia $I iar Tz comandk in opaazitie de fazd tranzistoarele T si T, ce aplicd iesrii respectiv un nivel logie “0” sau “I”, Diodele Dy si Dz servesc la protejares intrérilor contra polarizirii eu tensiuni negative, Fig. 3 Cénd ambele intr&ri sunt in “1” iogic, joncjiunite BE ale tui Ty se blocheazs, dar Jjonefiunea BC condnce si astfe! T primeste curent in bazi prin Rj, curent suficient pentra ‘al aduce le saturajie, Ca urmare Ucp2-Ucpsas$0,2V. Pentru a obfine “0” logic Ia iesire trebuie ca T sA fie saturat, coca ce se si sealizeazh prin Tsafurat si divtzorul Ro-R, Btajulfinel-esto de tip “in contratimp”: tn stare stabili, doat unul dintre tranzistoarele T gi T4 este saturat, celilalt fiind blocat. ca urmate, in cazul de fajé trebuie ca Ty si fie blocat. Aceasta se realizeazii prin plasarea diodei D intre emitorul lui Ty gi iegire. In lipsa acestei diode tensitmes.intre baza lui Ty si iegirea y ar fi Upa-y = Ucksat2*Up3}-Ucesat3 = Ups. oO deci T4 ar putea fi saturat. Cand una din intrati este in “0” logic iar cealalt& in “1logic, tranzistorul T) este saturat. S& presupunem c8 x1~O (Vxtmax ~ 0,8¥), Atunci Uggy = [0,6+0,7]V si Upy = 11,4+1,5]V, valoare insuficienta pentru a deschide joncfiunile BCp; si BEy> (ar fi necesar ca Ug] = Ugey*Upey*Ups = [1,8+2,1]V). Ca urmare, Tp este blocat, deci si T3 este blocat. Nivelut logic al iesiii este fixat de T saturat, deci y=1. Pentru regimul static curbele caracteristice ale porji standard TTL sunt: ~caracteristica de transfer, Uy AUpy)s -caracteristica de intrare, Ipy=f(Upy)s -caracteristica de iesire Igyy=fUoup). © a patra curbi furnizeazs evolufia timpului de propagare in functie de curentul de sarcing. Dintre acestea, vor fi deduse experimental caracteristica de transfer si cea de intrare, la funcyionarea in gol, Pe caracteristica de transfer, a clrei forma eproximativa este prezentat& in figura 4, se pot distinge patra zone: AB (Upy<0,7V): Ty este blocat, iar potenfialul de iesire, fixat de rezisienta Rg si tranzistoral Ty, este constant; #BC (0,7V14V): tranzistoarele Tz, T3 si T4 sunt simultan in conducfie, in regim activ normal, poarta functiondind ca amplificstor. Dac polarizarea in accasti znd este mentinuté mai mult timp (caz care poate apres la splicarea de semnal lent variabil la intrare), la iesire pot {ua nastere oscilatii de foarte inalté frecventé. in ana pragului logic Ja intrare (aproximativ 1,5V) creste de asemenea consumul de Is sursa de alimentare; Uour IV] + Fig.4 *DE (UppP2V): Ty este saturat, la iesire obfinéndu-se nivel “0” logic constant, indiferent de tensiunea de iitrare. ‘in fanctie de seria constructiva, forma carbei poate fi ugor modificati, Forma aproximativi a caracteristicii de intrare este prezentati in figura 5. pa Tas40 nA: U2 | 5 2 3 Ty fm} 1 Fig.5 Circuite mumerice. Aplicatit Zona OA a acestei caracteristici nu corespunde unei funcfiontsi reale: tensiunea de intrare este negativi, ca urmare dioda de protectie corespunzitoare intré tn conductie, de unde rezults o variatie rapida a curentului de intrare. in zona AD, curentul de intrare este fixat de cltre rezistenfa Ry din baza tranzistorului multiemitor Ty. in zona DE, tensiunea de intrare este superioari pragului de conducfic al ‘tranzistorului de iesire si ca wrmare curentul de intrare este curental de fugé al jonctiunii de intrare (cAjiva yA). * Punctele notate sunt aceleagi cu cele de pe caracteristica de transfer. 3. DESFASURAREA APLICATIEL 3 \inarea tabel AND cu. @ Se foloseste Testorul de cireuite logice existent in laborator (fabricat la 1. A. U. C. Bucuresti, vezi anexa Il): -se repereazii pe panoul frontal amplasarea montajului de studiu; ~se efectueazi conexiunile corespunzitoare pentru intririle si iesiree unei porti ‘NAND din capsula CDB 400E; -se monteazA circvital integrat in sooty; -se alimenteazA testoral; -cu ajutorul comutatoarelor se stabilesc toate combinafiile posibile ale variabilelor de intrare, vigualizind in acelasi timp gi valoarea logic& la icsire, in voderea realizirit tabelulai de adevir. fermi acteristicilor de transfer si de intrare Se foloseste placa experimentald prezentatd in figura 6: 5 -se repereaai pe plac& elementele montajului de studiu din figure 7: potentiome- @ ‘ul ce intrare Pj, cirouitul integrat CDB 400E, bornele pentru conectarea aparatelor de miasuri; ~se conecteaz# aparatele de mésurd (pentru V2, un voltmetru numeric E0302); ~se construieste tabelul 2 in care se vor nota datele experimentale; TABELUL 2 Taiv inimal Vout V} Se manevreazi potentiometrul multitur P; pentru a parcurge domeniul de tensiuni de intrare [0+5]V, eu pasul 0.2V, notindu-se valorilo citite pentra Ugury si Igy: Observatie. Dup& cum se observa de pe caracteristica de intrare, pan Ia Ipy=0 valorile curentuli trebuie trecute cu semnul minus. Se inversea2i apoi conexiunile la miliampermetru, se trece pe o scald de masuri mai mic, notind urmatoarele valori ale uwrentului cu semmul plus Tot pe placa experimentala se afld si montajul din zarea pe osciloscop a caracteristicit de transfer -Se repercazi elementele montajului, ~£€ conecteazi generatorul de seminal (VERSATESTER E0502) ¢ intrarile X si Y Vou) Circuite mumerice. it ‘OsCTLGSCOP (E0102) Fig. & ale osciloscopului, Se foloseste iegirea cu impedanta de 50Q a versatesterului, 3.3 Determinares tabelului de adevir al portii NAND eu 4 intrari Se studiazh din catalog schema intern’ a circuitilui CDB 4208. Se foloseste Standul de circuite logice existent in leborator (vezi anexa TI): se repereaz® pe panoul frontal amplasarea montajului de studiu; -se efectueazi conexiunile corespunzitoare pentru intrarle gi iesirea unei porti $I ‘NU din capsula CDB 4208; -se alimenteazi standul;, : se stabilese toate combinafife posibile ale varisbllelor de intrare in vederea realiziri tabelului de adevar. lului de al portii $I-SAU-NU ou 2x2 intriri Se studiazi din catalog schema intend a circuitului CDB 451E, Se foloseste Testorul de circuite logice existent in laborator: -se repereazi pe panoul frontal amplasarea montajului de studiu; -se efectueazi conexiunile corespunzitoare pentru intrrile gi iegivea unui operator ‘SI-SAU-NU din eapsula CDB 451E; se monteaz circuitul integrat in sochu; -se alimenteazd testorul; ~cu ajutorul comutatoarelor se stabilesc toate combinariile posible ale variabilelor de intrare, vizualizind tn acelasi timp gi valoarea logic ta iegire, in vederea realizicii tebelului de adevir. Ay: Poarta standard TTL eens 5 Studiul unei porti SI-NU, in Se studiaza din catalog schema internd a circuitalui CDB 403E. Se foloseste Placa de proba pentru circuite logice existent in leborator (vezi anexa I): efecmeazi conexiunile corespunzitcare pentru intririle gi iesirea unni operator I+ NU din capsula CDB 4031 ~se monteazi circuitul integrat in soclu; ~se dimensioneazi rezistenja Rex; ~se alimenteaail placa de probi: ~cn ajutorul comutatoarelor se stabilesc toate combinafille posible ale variabilelor de intrare, vizualizind in acelasi timp si valoarea iogict la iesire, in vederee realizirit tabelului de adevir; “se va realiza montajul pentra funetia “SI-CABLAT™ prezentatl in figura 9. Fig.9 36 Se studiazi din catalog schema intern& a circuitului CDB 486E. Se foloseste Placa de proba pentru circute logice existenta in laborstor: se efectuesz# conexiunile corespunzitoare pentru intririle si iesirea umui operator SAU-EXCLUSIV din capsula CDB 486E; -se monteaza circuitul integrat fn socks; se alimenteazi placa de probé; ~cu ajutorul comutatoarelor se stabilesc toate combinsfiile posibile ale variabilelor de intrare, vizualiznd in acelasi timp i valoarea logic& la iesire, in vederea realizar tabelului de adevar.

You might also like