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Octobre 2001
Ren J. Chevance
Contenu
Revue des besoins
Transactionnel et dcisionnel - Web
Introduction aux options darchitecture
volution des technologies - Matriel
Semi-conducteurs et microprocesseurs
Notions de hirarchie de mmoire
Notions de paralllisme
Compatibilit binaire - Java
Entres-sorties
PCI, SCSI et Fibre Channel
Nouvelles architectures d entres-sorties (InfiniBand)
Stockage des donnes
SAN et NAS
RAID
Communications
volution des technologies - Logiciel
Mmoire virtuelle
Architecture 64 bits
Systmes dexploitation
Client/serveur
Middleware
Quelques considrations conomiques
volution de la structure de lindustrie
Perspectives concernant la technologie
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RJ Chevance
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Revue des besoins
Disponibilit de packages d'application et d'outils
Intgrit des donnes
Disponibilit du serveur
Scurit
Performance
Scalabilit (capacit de traitement, de stockage, de
communication)
Prix (cot de possession et d'opration - TCO Total
Cost of Ownership)
Support du Client/Serveur
Maturit de larchitecture
Prennit des investissements
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Transactionnel et dcisionnel
Caractrisation du transactionnel (OLTP - On Line Transaction Processing) et
du dcisionnel (DSS - Decison Support Systems)
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Transactionnel et dcisionnel (2)
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Caractristiques du Web
Les utilisations des sites Web se rangent dans deux grandes
catgories non-exclusives :
Serveurs de documents avec des procdures de recherche
et de navigation particulires (moteurs de recherche, liens)
Serveur transactionnel pour l enregistrement de
commandes (e-commerce)
Note : Une opration commerciale est prcde dune ou
plusieurs phases de recherche dinformation
Diffrentes tudes ont permis de mettre en vidence les
caractristiques des sites :
Martin F Arlitt, Carrey L Williamson " Web Server Workload
Characterization : The Search for Invariants " Department of
Computer Science University of Saskatchewan March 1996
James E Pitkow Summary of WWW Characterizations
Xerox Palo Alto Research Center 1998
Daniel A Menasc et al. In Search of Invariants for E-
Business Workloads Proc. Second ACM Conference on
Electronic Commerce, Minneapolis MN, October 17-20, 2000
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Caractristiques du Web(2)
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Caractristiques du Web(3)
Synthse de Pitkow 1998
Synthse des mesures publies
Numro Caractristique Description
1 Popularit des fichiers Distribution de Zipf avec a = 1
accds
2 Taux de r- Environ 50% des fichiers sont requis plus dune fois par le mme
occurrence des client. La probabilit de re-rfrence dans les t minutes tant
rfrences proportionnelle log(t)
3 Taille des fichiers Loi de Pareto avec une taille moyenne de 4 6 Ko (mdiane 2
Ko) pour HTML, taille moyenne des images de 14 Ko
4 Trafic Les images de petite taille reprsentent la majorit du trafic et la
taille des documents est inversement proportionnelle la
frquence des requtes
5 Trafic HTTP auto- Trafic avec pics, auto-similaire entre les domaines allant de la
similaire seconde la minute
6 Caractre priodique Le caractre priodique du trafic peut tre reprsent par des
du trafic HTTP sries portant sur des domaines allant de lheure la semaine
7 Popularit des sites 25% des serveurs reprsentent 85% du trafic
8 Dure de vie des Environ 50 jours, les fichiers HTML tant modifis et supprims
documents plus frquemment que les autres types de fichiers
9 Taux doccurrence de De 5 8% de lensemble des fichiers requis
liens briss durant le
surf
10 Taux doccurrence De 13 19% de lensemble des fichiers requis
des redirections
11 Nombre de visites Distribution gaussienne inverse avec une moyenne de 3, une
une page dviation standard de 9 et un mode de 1
12 Temps de lecture par Distribution avec une moyenne de 30, une mdiane de 7 et une
page dviation standard de 100 secondes
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Caractristiques du Web(4)
Invariants e-commerce de Menasc/Almeida 2000
tude de deux sites de e-commerce :
Vente douvrages (uniquement par e-commerce)
Vente aux enchres de noms de domaines Internet
Rsultats :
La plupart des sessions durent moins de 1 000 secondes
Plus de 70% des fonctions excutes sont relatives la slection des
produits
Le nombre daccs un document suit une distribution de Zipf en relation
avec la popularit du document (reprsente par son rang r). Nombre
daccs au document de rang r :
N = k / r (o k est une constante positive)
Il existe une trs forte corrlation dans larrive des requtes :
longues squences de variations la hausse et la baisse
caractre auto-similaire
Au moins 16% des requtes sont engendres par des agents (robots)
88% des sessions ont moins de 10 requtes
La longueur des sessions, mesure en nombre de requtes, est une
distribution queue importante heavy tailed (si la valeur moyenne est
faible, des valeurs trs grandes sont possibles bien que peu probables),
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tout particulirement pour les sites recevant des requtes engendres par
des agents
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700
600
Nombre d'accs (N)
500
400
300
N = 580/r
200
100
0
1 2 3 4 5 6 7 8 9 10 11 12
Rang du document (r)
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Rappel : Loi de Pareto
Loi de Pareto
Lconomiste et sociologue Vilfredo Pareto, professeur l'Universit de
Lausanne 1848-1923), sest intress aux revenus des personnes. Il a
driv une loi qui relie le fait quune personne ait des revenus suprieurs
un certain montant la valeur de ce montant. Dans le cas dun site
Web, cette loi exprime la probabilit quun document ait une taille
suprieure une certaine valeur x sous la forme suivante :
k
m
Pr[X x ] ~ m > 0, k > 0, x m
x
1 2 3 4 5 6
0,000
-0,500
log(Prob[taille du
document>x])
-1,000 1
-1,500 P[ X > x] =
x
-2,000
-2,500
-3,000
-3,500
Page 11 log(x = taille du document)
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Introduction aux options darchitecture(2)
Architecture couplage serr (SMP)
Processeur Processeur Processeur
ou
Ressources matrielles
(processeurs, mmoire, contrleurs
et priphriques)
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Applications Applications
Proc.
Proc. Rseau
Proc.
dinterconnexion Systme(s) de
Middleware Gestion de Bases
Ctrl.
Mmoire
de Donnes
Syst.
Systme dexploitation
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Introduction aux options darchitecture(4)
Modles d excution et de programmation
Mmoire
Mmoire partage
partage cohrente
cohrente
Mmoire Mmoire
partage partage
Processus
cohrente Passage cohrente
Processus de messages
Processus Processus
Processeur Processeur
Processeur Processeur Processeur Processeur Processeur
Processeur Processeur
Processeur Processeur
Processeur Processeur
Processus Processus Processus Processus Processus Processus
Processus Processus Processus Processus Processus Processus Processus
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lments conducteurs de lvolution
Quantits cumules par type de produit
1G
100M
10M
1M
100K
10K
1K
SUPER MainFrame MINI STATION PC ?
Ce graphique montre, de faon schmatique, les quantits cumules des diffrents types de matriels
(les quantits indiques ne sont que des approximations, on ne cherche ici qu identifier des
tendances). A l'vidence, les lments conducteurs (drivers) sont les objets de type station de travail et
surtout PC. On a plac sur ce graphique un nouvel lment conducteur (not ?) qui pourrait tre
constitu par des appareils daccs linformation (Information Appliances tels que Web-phone,
tlvision interactive, ...).
Les avances technologiques (circuits intgrs, rseaux locaux, interfaces utilisateur conviviaux,
logiciels de productivit personnelle,...) ont permis cette volution (rduction des cots et pntration
du march). La taille des marchs concerns a dict les investissements industriels. Pour illustrer ce
point, on peut noter que l'industrie des disques magntiques a t transforme par le monde des PC et
que les grands systmes de traitement de l'information qui utilisent les mmes disques que les PC.
Cette influence concerne tout autant l'industrie du logiciel que celle du matriel: certains des "leaders"
de l'industrie aujourd'hui taient pratiquement inexistants il y 15 ou 20 ans.
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Semi-conducteurs et microprocesseurs
volution de la performance des processeurs
La performance des microprocesseurs leur permet pratiquement
dadresser la quasi-totalit des applications
volution de la performance relative des processeurs (drive de [HEN91])
10000
1000
Performance
100
Super Ordinateur
Mainframe
10
Mini
Micro
1
0,1
1970 1975 1980 1985 1990 1995 2000
Premire loi de Moore : la densit des circuits intgrs double tous les 18
mois
Drivation : la performance des microprocesseurs double tous les 18 mois
Observation : la performance des microprocesseurs double tous les
24 mois en fait
Page 19 19 mois daprs les projections des fournisseurs (les Road Maps )
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Semi-conducteurs
Illustration de la loi de Moore
volution du nombre de transistors par puce
(Source Intel)
1000000000
100000000
Pentium 4
Nombre de transistors par puce
8086
10000
8080
4004
1000
1971
1973
1975
1977
1979
1981
1983
1985
1987
1989
1991
1993
1995
1997
1999
2001
2003
2005
2007
2009
2011
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Semi-conducteurs (2)
fabrication (millions de
10000 100
Finesse du trait
dollars 1995)
1000
(m icrons)
10
100
1
10
1 0,1
1966 1976 1986 1996 2006 1940 1960 1980 2000 2020
Anne Anne de production
Chiffre Intel octobre 2001 : Nouvelle usine (Chandler AZ) Note : diamtre dun cheveu humain = 70
0.13/tranches de 200 mm cot $2B, 4200 personnes et
18 mois de construction.
10000000
100 1G bits
8G octets
1000000
16M bits
10 128M octets
10000 4M bits
32M octets
1M bits
1000 8M octets
256K bits
1 2M octets
100 64K bits
1940 1960 1980 2000 2020
16K bits 512K octets
Anne de production 10 4K bits
1K bits
1
1970 1975 1980 1985 1990 1995 2000 2005
Si n est la finesse, Nombre de transistors par puce O(n2), Frquence de la puce O(n) -> Potentiel d'amlioration O(n3)
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Facteurs conomiques
Parts de march des serveurs pour les diffrentes architectures
Ventes mondiales de Serveurs - Milliards de dollars
70
Autres
60 Alpha (Digital/Compaq)
50 MIPS (SGI)
40 SPARC (Sun)
30 PowerPC (IBM)
20 PA-RISC (HP)
10 Intel IA-64
0 Intel IA-32
02
98
99
00
01
03
20
19
19
20
20
20
700
applications embarques
500
Processeurs pour PC
400
300
200
100
Page 22
0
RJ Chevance 1996 1997 1998 1999 2000 2001 2002 2003
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Facteurs conomiques (2)
volution des cots de conception [HEN99]
Microprocesseur Anne Nombre de Nombre de Dure du d- Estimation du Cot de la
dintroduction transistors participants au veloppement cot validation
(millions) dveloppement (mois) de la main (pourcentage
duvre de leffort
(Millions de total)
dollars)
R2000 1985 0,1 20 15 2,5 15 %
R4000 1991 1,4 55 24 11 20 %
R10000 1996 6,8 >100 36 30 > 35 %
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Microprocesseurs et paralllisme
Augmentation de la performance au niveau dun flot dinstructions : ILP pour
Instruction Level Parallelism
Moyens
Dfinition dune nouvelle architecture permettant de mettre en vidence le
paralllisme. Exemples : IA-64 (Itanium) dIntel/HP, VLIW (Very Large
Instruction Word) : Crusoe de Transmeta
Techniques damlioration de la performance au niveau de limplmentation
de larchitecture (micro-architecture) et sappliquant aussi bien une
architecture existante (exemple IA-32) qu une nouvelle architecture :
Renommage des registres
Excution dans le dsordre
Excution spculative
Prdiction de branchement
.
Augmentation de la performance globale (sur plusieurs flots dinstructions) :
TLP pour Thread Level Parallelism
Moyens
Multi-threading simultan (SMT - Simultaneous Multithreading)
Plusieurs contextes de threads partagent les mmes ressources de traitement.
Micro-commutation de contexte en cas dattente sur un thread
Exemple : PowerPC G3 (NorthStar), Successeur Itanium (fond sur le projet Alpha
21464)
Multiprocesseur sur une puce (MPC - MultiProcessor Chip)
Page 25 Plusieurs processeurs indpendants sur la mme puce
Exemple : Power 4 IBM
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Hirarchie de mmoire
cart grandissant entre les temps daccs aux botiers mmoire et le temps de
cycle des microprocesseurs
Evolution des temps d'accs des puces mmoire
et du temps de cycle des processeurs
140
Tem ps (nanosecondes)
120
100
Mmoire
80
Processeur
60
40
20
0
1980 1985 1990 1995 2000 2005
Demande du bus
(10 ns)
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Hirarchie de mmoire(2)
Proprit de localit spatio-temporelle
Spatiale : si une donne est rfrence, il est fort probable que
les donnes voisines le seront dans un avenir proche
Temporelle : si une donne est rfrence, il est fort probable
quelle le soit de nouveau dans un avenir proche
Localit temporelle
Localit spatiale
Adresses
Temps
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Hirarchie de mmoire(3)
Niveaux de mmorisation dans un systme
Registres Disques
Mmoire
DRAM
Cache 200 ns
1 ns
SRAM
15 ns 3 ns
Processeur Cache des
disques 6ms
10-20 s
Cache externe Cache interne Mmoire principale Mmoire secondaire Librairie de bandes
(cache des disques) (cache des bandes)
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Hirarchie de mmoire(4)
Exemple de temps daccs apparent (caches de niveau 1 et
2, mmoire) sur lexemple prcdent en supposant des
taux de prsence (hit ratio) dans les caches de 95% et 98%.
Taille du granule
Caches spars ou caches unifis
Placement des granules dans le cache : associatif (Fully
Associative), association directe (Direct Mapped),associatif
par sous-ensemble (Set Associative)
Adressage virtuel ou rel
Politique de remplacement des granules
Stratgie dcriture (Write Through, Write Back)
Accs en criture
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Problmes de cohrence des caches (voir SMP)
RJ Chevance
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Hirarchie de mmoire(5)
Problme de dbit des mmoires : le dbit demand par les
processeurs crot beaucoup plus vite que le dbit des botiers
Organisations mmoires pour amliorer le dbit :
Cache
Cache Cache
Processeur
Processeur Processeur
Bus Bus
Bus
(a) - Mmoire de largeur (b) - Mmoire de grande largeur (c) - Mmoire avec entrelacement
un mot
(Rfrence)
Problmes :
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Mmoire de grande largeur : modularit, cot
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Entrelacement : modularit
Hirarchie de mmoire(6)
Synthse
Hirarchie
de
Niveau 1 et Cache
Type de cache/Proprits Externe mmoire
Niveau 2 disque
de
stockage
Entre
(intgr au
Emplacement (logique) microprocesseur En mmoire Sur disque
microprocesseur)
et mmoire
SRAM intgre au
Technologie SRAM DRAM Disque
microprocesseur
Cartouche
Nature de la mmoire Cache externe ou
Mmoire DRAM Disque dans un
cache mmoire
robot
Caractristiques
Capacit O(10 ko/100 Mo) O(1 Mo) O(100 Mo) O(1 Go)
Taille du granule O(10/100 o) O(100 o) O(10 ko) O(100 ko)
Temps daccs 3 ns 15 ns ~180 ns ~6 ms
Dbit O(Go/s) O(Go/s) ~ 1 Go/s O(100 Mo/s)
Logiciel
Logiciel (systme de
(systme de gestion de
Gestionnaire (logique) Matriel Matriel
fichiers ou hirarchie de
SGBD) mmoire
secondaire)
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RJ Chevance
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Notions de paralllisme
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RJ Chevance
E1 P1 S1
E2 P2 S2
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Paralllisme - Dfinitions (2)
Sources du paralllisme
Paralllisme de donnes : mme opration
effectue par des processeurs diffrents sur des
ensembles disjoints de donnes
Paralllisme de contrle : des oprations
diffrentes sont ralises simultanment. Le
programme est compos de parties indpendantes
ou bien certaines structures de contrle (telles que
des boucles) sont susceptibles dtre excutes en
parallle.
Paralllisme de flux : les oprations sur un mme
flux de donnes peuvent tre enchanes avec un
certain niveau de recouvrement, cest--dire que
lopration suivante peut tre amorce avant que la
prcdente soit termine. Cest le mode travail la
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chane ou mode pipeline.
RJ Chevance
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Paralllisme - Dfinitions (4)
Relation entre la classification de Flynn et les diffrentes options
darchitecture
Multiprocesseur Multiprocesseur
couplage serr couplage lche
Architecture
Vectoriel ?
classique
(von Neumann)
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1 1
Acclration _ Maximale
(1 )
+
P
Exemple :
- fraction susceptible d'tre amliore = 0.40,
- facteur d'amlioration = 10
alors
- acclration rsultante = 1.56.
RJ Chevance
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Limites du paralllisme (2)
Interfrence
Initialisation Dispersion
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RJ Chevance
Traitement
Squentiel
Temps de traitement total
criture
Traitement en Parallle Traitement en Parallle
Tri (pipeline) Dcomposition en sous-tches
Jointure
Recherche criture
Tri
Jointure
Recherche
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RJ Chevance
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SGBD et paralllisme
Recherche de la performance par
l'exploitation en parallle des ressources du
systme
Un systme parallle "idal" possde les
deux proprits suivantes (DeWitt/Gray
[DEW92]):
Linear Speedup (Acclration linaire)
N fois plus de ressources permettent de traiter un
mme problme en N fois moins de temps (cas
typique du DSS)
Linear Scaleup (Accroissement linaire)
N fois plus de ressources permettent de traiter, dans
le mme temps, un problme N fois plus important
(cas typique de l'OLTP, mise jour d'une base N fois
Page 41 plus importante par N fois plus d'utilisateurs)
RJ Chevance
Speedup et Scaleup
Temps
Acclration Accroissement
(speedup) (scaleup)
Page 42 Note: Pour la plupart des applications transactionnelles, la synchronisation fait que Speedup et Scaleup
linaires ne peuvent tre obtenus.
RJ Chevance
Page 21
Possibilits de paralllisation des SGBD
Deux possibilits de paralllisation existent [MOH94]:
Paralllisme de traitement. La requte est dcompose en
requtes lmentaires, qui sont excutes en parallle
Paralllisme de donnes. Lexcution de la requte sopre en
parallle sur des sous-ensembles des donnes
En pratique:
Le paralllisme de traitement est limit par le nombre
doprateurs mis en uvre dans les requtes et les
dpendances entre les oprateurs
Le paralllisme de donnes offre des possibilits bien
suprieures en divisant une relation en plusieurs sous-tables
(partitionnement)
On peut associer les deux formes de paralllisme en excutant
en parallle des ordres sadressant des sous-tables
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RJ Chevance
Situations de saturation
Deux cas typiques de saturation de
lutilisation des ressources dun systme
informatique par un SGBD
Saturation des ressources de traitement. Cette
situation est appele CPU bound, parce que la
performance du systme est limite par les
processeurs
Saturation des entres-sorties. Cette situation est
appele I/O bound, parce que la performance du
systme est limite par les entres-sorties
Compte tenu de lvolution du potentiel des
technologies, on cherche toujours se placer
dans la situation CPU bound
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RJ Chevance
Page 22
Quand utiliser les SGBD parallles?
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RJ Chevance
de donnes
DSS
Applications
Dpartementales
RJ ChevanceSource: Oracle
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Compatibilit binaire - Java
Page 47
RJ Chevance
Compatibilit binaire
Niveaux de compatibilit
Programme
API Source
Interface de programmation
applicative
(Application Programmatic Bibliothques
Interface) lies statiquement
Compilateurs
et
diteur de liens
Programme
ABI excutable
Interface binaire
des applications
(Application Binary Bibliothques
Interface) lies dynamiquement
Systme
HAL d exploitation
Couche dabstraction
du matriel
(Hardware Abstraction
Layer)
Page 48
Matriel
RJ Chevance
Page 24
Compatibilit binaire(2)
Rsulte de
Architecture du processeur (rpertoire dinstructions)
Conventions dadressage et de communication imposes par le systme
d exploitation
Interfaces avec le systme d exploitation et les bibliothques
Reprsentation des donnes
Standard de distribution des logiciels
Frein l'introduction de nouvelles architectures et de nouveaux systmes
dexploitation
Une tentative de s'affranchir de cette contrainte : le langage JAVA (Sun)
Driv de C++
Gnration d'un code interprtable indpendant des architectures
Applications pouvant tre distribues par les rseaux
Applets (application niveau stations, PC ou NC)
Servlets (application niveau serveur)
Reciblage des architectures : le niveau de puissance des microprocesseurs leur
permet de supporter des architectures existantes pour lesquelles les
dveloppements de nouvelles gnrations de processeurs ne se justifient plus.
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Diffrentes techniques sont utilises : reciblage des compilateurs, mulation,
traduction de code : statique ou dynamique (DOCT, Code Morphing),...
RJ Chevance
Compatibilit binaire(3)
Compilation et interprtation
Environnement de dveloppement Environnement d excution
Programme
en excution
Programme Programme Programme
source objet excutable
Bibliothques
Autres
lies
programmes Donnes Rsultats
dynamiquement
objet
Bibliothques
lies
statiquement a) - Compilation
Programme
interprtable
Programme Bibliothques
Donnes Rsultats
source
Page 50 Autres
programmes b) - Interprtation
RJ Chevance
Page 25
Java
Java : Write Once, Run Everywhere. Ne lcrivez quune fois, il sexcute partout
Application Librairies de
Code source (Byte code) classes Java
application
Chargement de
l'application ou
la demande Compilation
(JIT Just In Time)
Compilation
Interprteur
(Java Virtual Machine) Application
(binaire)
Application Systme
(Java Byte code) d'exploitation
Matriel Systme
d'exploitation
Matriel
Archivage
(niveau du serveur)
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RJ Chevance
Entres-sorties
Page 52
RJ Chevance
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Entres-Sorties
Architecture gnrique des entres-sorties
Processeur Processeur
Bus systme
Sous-systme central
Pont Contrleur
Mmoire
E/S mmoire
Bus dentres-sorties
Priphriques magntiques
en attachement direct
Sous-systme Sous-systme
de communication disque
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RJ Chevance
Entres-Sorties(2)
volution des entres-sorties
Alignement sur des standards de lindustrie au
dtriment des interfaces propritaires
PCI
SCSI
Fibre Channel
Initiatives de l industrie pour le dveloppement
de nouveau standards (et de la technologie
correspondante) :
I2O (Intelligent I/O)
VIA (Virtual Interface Architecture)
InfiniBand
Emergence du concept de rseau de stockage
SAN (Storage Area Network)
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RJ Chevance
volution des priphriques
Page 27
PCI
Standard de lindustrie du PC, son usage se
gnralise
Caractristiques rsumes :
Deux largeurs de bus : 32 et 64 bits
Deux cadences : 33 et 66 Mhz
Dbits : 133, 266, 532 Mo/s
Support simultan de diffrents types de contrleurs sur
le mme bus
Possibilit de reconnaissance automatique (plug and
play)
Possibilit de dconnexion/connexion de contrleurs
sans interrompre le fonctionnement (hot plug)
volution avec PCI-X vers un nouveau standard
(mais compatible PCI) supportant 133 Mhz (1064
Mo/s) et sintgrant dans InfiniBand
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RJ Chevance
RJ Chevance
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Fibre Channel
Caractristiques compares des canaux
dentres-sorties, des rseaux et de Fibre
Channel
Canaux dentres-sorties Rseaux Fibre Channel
Haute vitesse O(10 Mo/s) Vitesse modre O(Mo/s) Haute vitesse O(100 Mo/s)
Dtection derreur au niveau le plus Dtection derreur au niveau lev Pas de station de gestion
fin (matriel) (par logiciel)
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RJ Chevance
Fibre Channel(2)
Architecture en couches de Fibre Channel
FC-4 Rseaux
Multimdi
a
Audio Vido IPI HIPPI SCSI SBCCS IP 802.2
IPI HIPPI SCSI SBCCS
FC-3
Services communs
FC-1 Encodage-Dcodage
Encodage-Dcodage
133 Mb/s 266 Mb/s 531 Mb/s 1,06 Gb/s 2,12 Gb/s 4,25 Gb/s
FC-PH
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Fibre Channel(3)
Page 59
RJ Chevance
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RJ Chevance
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Nouvelle architecture dE/S
Plusieurs initiatives de lindustrie devraient amliorer les entres-
sorties des systmes (serveurs en particulier) : InfiniBand, I2O
(Intelligent I/O) et VIA (Virtual Interface Architecture). InfiniBand et I2O
reprennent les concepts des entres-sorties des mainframes.
Problmatique des entres-sorties :
InfiniBand
Objectifs de l architecture :
Scalabilit :
architecture base de commutateurs
capacit de raccordement (milliers de points)
Diminution de la latence et des interruptions
volution de la bande passante compatible avec l volution de la
performance des microprocesseurs
Haute disponibilit
Passation de messages
Moyen de communication unifi :
entre processus
avec le stockage
avec les rseaux
Possibilits du protocole de communication
Contrle de flux (statique et dynamique, Qualit de Service)
Partitionnement
Multicast
Compatibilit Intranet (adressage IPv6,...)
Diminution des cots du fait de la standardisation
Page 62 Produits en 2001
RJ Chevance
Page 31
Architecture InfiniBand
Contrleur
Processeur
E/S
HCA = Host Channel Adapter
TCA = Target Channel Adapter
C
A
T
Lien
Contrleur
mmoire
T
Bus systme
Adaptateur
canaux
Lien Lien
C Contrleur
Commutateur E/S
(HCA) A
Lien
Lien
Processeur
C
A
T
C
A
T
Routeur
Routeur
Mmoire
Rseau
Architecture InfiniBand(2)
Notion de canal d entres-sorties
Connexion logique entre deux espaces d adresses
Capacit DMA (Dynamic Memory Access) chaque extrmit
Concept de queues de travaux
Concept de programme canal
Canal B
Files de travaux
Page 64
RJ Chevance
Page 32
Stockage des donnes
Page 65
RJ Chevance
100%
Focalisation sur
80%
les donnes
60% Focalisation sur
les E/S
40%
Focalisation sur le
20% calcul
0%
1997 1998 1999 2000 2001 2002 2003 2004 2005
Source Gartner Group Juin 99
Page 33
volution des disques magntiques
March entran par le PC
Forte progression des capacits
Progression modre des temps d accs (dlai rotationnel, positionnement de
la tte de lecture, temps de transfert)
March m ondial (milliards de dollars) Prix m oye n ($/Mo)
60 0,05
0,045
50
0,04
0,035
40
0,03
30 0,025
0,02
20
0,015
0,01
10
0,005
0 0
1998 1999 2000 2001 2002 1998 1999 2000 2001 2002
18000
16000
14000
12000
10000
8000
6000
4000
2000
0
Page 67 1998 1999 2000 2001 2002
RJ Chevance
Evolution des capacits et des temps d'accs Potentiel de performance (E/S par seconde par Go)
40,00
Capacit (Go) et temps d'accs (ms)
80
70 35,00
60 30,00
50 25,00
Capacit (Go)
40 20,00
Temps d'accs (ms)
30 15,00
20 10,00
10 5,00
0 0,00
1992 1994 1996 1998 2000 2001 1992 1994 1996 1998 2000 2001
Page 34
Technologie RAID - Tableaux de disques
RAID : Redundant Array of Inexpensive Disks
La technologie RAID a t formalise par des chercheurs de
l'Universit de Berkeley [PAT88]
Principe: groupement de petits disques pour constituer un ensemble
de grande capacit, grande performance et haute disponibilit :
Rpartition des donnes sur plusieurs disques et transferts en parallle
Redondance conomique (utilisation de disques de parit)
On prsente ici les niveaux de RAID les plus frquemment utiliss
(parmi les 7 niveaux identifis de RAID 0 RAID 6). Le choix entre les
diffrents niveaux de RAID dpend de l'utilisation (voir page suivante)
bloc logique chang
Page 69
RJ Chevance
Technologie RAID
Cas dutilisation :
RAID 0: performance sans redondance
RAID 1: performance et redondance coteuse ( 2 x disques)
RAID 3: redondance conomique (1 disque de parit pour n disques de
donnes) et performance pour les grands transferts de donnes
RAID 5: redondance conomique (1 disque de parit pour n disques de
donnes) et performance pour les petits transferts de donnes
RAID 6: mmes caractristiques que RAID 5 mais capacit rsister la
dfaillance de deux disques.
Page 70
RJ Chevance
Page 35
Problmatique du stockage
Illustration (Source Bull)
Dlester Temps de rponse ?
les rseaux ?
LAN
Acclrer
la sauvegarde ?
Optimiser lespace
de stockage ? Plusieurs points
dadministration !
Architectures de stockage
Plusieurs architectures en conflit :
Application
Application Application
Application Application
Application
File
FileSystem
System Rseau de stockage
Donnes
Donnes
Donnes
RJ Chevance
Page 36
Sous-systmes de stockage SAN et NAS
Concepts de SAN et de NAS (Bull)
Serveur
de fichiers
s
Rseau d'Entreprise age
es
s NAS
Plates-formes m
d'applications
Administration
du stockage
Fibre Channel
ie
or t
En blocs
e-S
SAN
tr
Page 73
RJ Chevance
SAN et NAS
Avantages du SAN :
Caractrisation SAN :
Administration centralise
Connexion entre tous les points
Partage de priphriques
Optimisation des mouvements de donnes
Souplesse dutilisation
Partage de ressources de stockage
Partage du rseau dinterconnexion
Difficult :
Communication gal gal ou
matre/esclave
Interoprabilit des offres
Page 74 Communication par blocs de donnes
de constructeurs diffrents
RJ Chevance
Page 37
SANergy
SANergy Offre IBM/Tivoli : fonctionnalit NAS sur un
SAN au moyen dun serveur de mta-donnes
LAN
Requtes NFS et CIFS
Serveur de
mta-donnes
SAN
Transferts blocs
Requtes blocs
Page 75
RJ Chevance
iSCSI
Standard propos par IBM et CISCO pour accder
des priphriques SCSI via Internet (encapsulation
de commandes SCSI dans IP). Premiers produits
disponibles.
Application
Application
File
FileSystem
System
Donnes
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RJ Chevance
Page 38
Comparatif technologique DAS, NAS, SAN et iSCSI
Page 77
RJ Chevance
RJ Chevance
Page 39
Virtualisation du stockage
Problmes poss par une architecture SAN supporte par des baies
de disques en RAID
Le disque est lunit dallocation despace de stockage aux
serveurs : granularit trop importante
Difficult daccueillir, au sein dune mme configuration, des
units de stockage de diffrentes technologies
RJ Chevance
Modles darchitecture
Application Application
Application Application
SAN
SAN
Virtualisation Virtualisation
RJ Chevance
Page 40
Modles darchitecture
Virtualisation SAN
Virtualisation
Transferts de donnes
Contrle
RJ Chevance
Page 41
Exemple comparatif DAS - NAS
pour un site Web
Page 83
RJ Chevance
Modle plat
Internet
Difficults :
Serveurs banaliss
Donnes rpliques
DAS
Page 84
RJ Chevance
Page 42
Modle hirarchis
Internet
Cache (Reverse)
NAS
DAS
ou SAN
OLTP IMAP Chat
POP
Serveurs banaliss
Page 85
RJ Chevance
Page 86
RJ Chevance
Page 43
Network Appliance
NetApp Filer
NFS
Serveurs NetApp
NetAppFiler
Filer
NT ou Unix Fibre Channel
Fast Ethernet
ou Gigabit Ethernet
CIFS
Serveurs HTTP
Page 87
RJ Chevance
Network Appliance(2)
Architecture du logiciel
Fibre Channel Mass Storage Storage
Windows File
System Service
Unix Web Backup &
Administration (CIFS)
File Service Service Restore
and
(NFS) (HTTP) (NDMP)
Monitoring
NetBIOS
(NBT)
TCP/IP
RJ Chevance
Page 44
Network Appliance(3)
Cration de Snapshots
A B C D A B C D A B C D C
Page 89
RJ Chevance
Auspex
Architecture matrielle
Root backup
Root Disk Disk
SCI Bus
Ethernet 10,100
Gigabit Ethernet I/O Node I/O Node
I/O Node
ATM
RAID 0,1,5
PCI PCI
Write Write
Cache Cache
Page 90
RJ Chevance
Page 45
EMC
Celerra File Server/Symmetrix
SCSI
Disk Adapter Disk Director Channel Director
Adapter
Dual bus
Data Mover Data Mover
SCSI
Disk Adapter Disk Director Channel Director Data Mover Data Mover CIFS
Adapter
Control Control
SCSI Station Station
Disk Adapter Disk Director Channel Director
Adapter
Battery Backup
Symmetrix
Celerra
Page 91
RJ Chevance
Page 92
RJ Chevance
Page 46
Contexte de ltude
Extrait dune tude publie par INPUT en 2001
(www.input.com) mene auprs de 25 socits
utilisant les produits :
Oracle + Network Appliance Filer (~50%)
Oracle + EMC Symmetrix (~50%)
Revenus des socits :
>$25B
12% <$250M
28%
$10B-$25B
24%
$1B-$10B $250M-$1B
12% 24%
Page 93
RJ Chevance
Rsultats
Taille des bases de donnes (en Go) - Analyse 2000 et fin 2001
1000
900
800
700
Capacit Go
600
500 EMC
400 NetApp
300
200
100
0
Mini Maxi(>1 To) Moyenne Moyenne
2000 fin 2001
0,6
Pourcentage dans la
0,5
0,4
EMC
0,3 NetApp
0,2
0,1
0
Page 94 >99,5% 99%-99,5% 97%-99% 95%-97%
RJ Chevance
Page 47
Rsultats(2)
TCO, Administrateurs et indisponibilit
20
18
16
14
12
10
8
6
4 EMC
2 NetApp
0
possession $K/Go
d'administrateurs
annuelle (heures)
Cot annuel de
Indisponibilit
Nombre
par To
Page 95
RJ Chevance
Rsultats(3)
lments du TCO
Cot annuel de possession $K
2500
2000
1500 EMC
1000 NetApp
500
0
ns
t
n
ui
t io
tio
od
ta
ra
Pr
en
p
em
O
pl
Im
Leons :
La facilit de mise en uvre et dexploitation est un
critre cl
Page 96
Se mfier des entrants!
RJ Chevance
Page 48
Communications
Page 97
RJ Chevance
Technologies de communication
Dbit
(bits/sec) LAN
Liaison interne la puce (Rseaux
1 Tb MAN
Bus systme locaux)
(Rseaux
100 Gb Bus d entres-sorties (PCI) mtropolitains) WAN
InfiniBand (Rseaux
10 Gb HIPPI tendus)
1 Gb ATM
FC-AL Fibre Channel SDH
SCSI DQDB SONET
100 Mb
Rseaux Ethernet FDDI
10 Mb intra-systme
Page 98
RJ Chevance
Page 49
Serveurs : Support des communications
Problmes poss par le support des communications au
niveau des serveurs :
Nombre lev d interruptions
Copie de zones mmoire
Interaction avec les caches
utilisateur
Espace
Cache Cache Application Donnes
utilisateur
Espace systme
Couches
Entte
Transport Tampon
TCP
Contrleur
DRAM
Systme Rseau
Entte
Tampon
IP
Bus d entre-sortie
Entte
Tampon du
Liaison
pilote de linterface
Contrleur de
communication
Contrleur
Physique Mmoire de linterface
RJ Chevance
Page 50
Nouvelle gnration de commutateurs
Web Switching (dit niveau 5 TCP/IP ou niveau 7 ISO) ou
Wire Speed Switching
Exemple : ArrowPoint (rachet par CISCO)
Logique de fonctionnement
Client Switch
Content Location
FlowWait Security Database
Control
Plane Flow Setup Processors Site and Server
Content Based
Selection
QoS
Ethernet
MAC L2/3/4
Hardware Frame
Switch Processor
Engine
Queue
Manager
Control Tables
Processor
WebIC WebIC WebIC Fabric
I/F
45 Gbps
Core Switching
ASICs
(up to 4)
Management Management
Processor Processor
Page 102
RJ Chevance
Page 51
volution des technologies
Logiciel
Page 103
RJ Chevance
Mmoire virtuelle
Permet d affranchir la programmation de la gestion de
ressources mmoire limites
Illustration dans le cas des programmes, la situation est
identique avec les donnes (gestion de tampons)
Mmoire physique totale disponible
Systme
d exploitation
Mmoire physique accessible
A
Structure de recouvrement
aux applications
B
Overlay
G
C F
H I J
D E
Page 52
Mmoire virtuelle(2)
Illustration du concept de mmoire virtuelle (Unix, NT)
4 Go
Espace virtuel
d'adressage Code et
donnes
Mmoire physique
propre au
systme propres au
d'exploitation systme
2 Go
Librairies Librairies
partages partages
Mmoire Mmoire
partage partage
Espaces virtuels Contexte Contexte
d'adressage processeur processeur
propres aux
utilisateurs Pile Pile
Donnes Donnes
Code Code
0
Page 105
Espace dadressage Espace dadressage
RJ Chevance pour un utilisateur pour un autre utilisateur
Mmoire virtuelle(3)
Traduction des adresses virtuelles en adresses relles
Base de la
table
a Hash-code
Attribut Adr. virtuelle Chanage
b
Description page
Page
1) - Schma classique par tables de pages 2) - Schma par tables de pages inverse
Page 53
Architecture 64 bits
Supporte par les microprocesseurs RISC et IA-64
(Itanium)
Support par les systmes d exploitation :
UNIX : disponible
Windows 2000 : support progressif
Avantages de l'architecture 64 bits
Support de grands objets (fichiers) directement en
mmoire Performances
Traduction des adresses de fichiers par le matriel
Mouvements de donnes via le mcanisme de
pagination la demande (demand paging)
Suppression du "multiplexage" des adresses par
logiciel
Support de systmes de fichiers >2 GB
Gestion des grandes mmoires physiques
Page 107 Exigence des SGBD et des logiciels de CAO
RJ Chevance
Systmes dexploitation
Parts de march des systmes dexploitation pour
les serveurs (Gartner Group Octobre 1999)
Commentaires :
Le phnomne de consolidation des
serveurs (up-sizing) permet aux
systmes propritaires de maintenir
leurs positions
En raison des cots de
dveloppement et de maintenance,
concentration probable autour de
quelques versions dUnix, phnomne
accentu par lapparition dIA-64
Perce importante de Windows 2000
en bas et milieu de gamme
Perce de Linux en particulier pour
des serveurs ddis
Note : Ces chiffres ne couvrent que la vente des serveurs dans une configuration minimale (sans les
sous-systmes priphriques, disques notamment) et avec le systme dexploitation mais sans les
autres logiciels.
Page 108
RJ Chevance
Page 54
Fonctionnalit des systmes dexploitation
Aspects techniques
Scalabilit
Fiabilit, disponibilit et aptitude tre maintenu en tat de
bon fonctionnement
Masquage des dfaillances du matriel
Possibilit de reconfiguration
Support de la mise jour en ligne du matriel et du logiciel
Point de reprise et redmarrage
Support du partitionnement et des configurations de type
cluster
Systme de fichiers
Systme de fichiers journalis
Support des grands fichiers
Sauvegarde/Restauration
Support dInternet
TCP/IP et IPv6 (128 bits dadresse)
Extension, outils et services, Navigateurs
Messagerie, Commerce lectronique, ....
Page 109
RJ Chevance
RJ Chevance
Page 55
Client/Serveur
Options darchitecture Client/serveur
Gestion de donnes Gestion de donnes Gestion de donnes Gestion de donnes Gestion de donnes Gestion de donnes
Prsentation
Serveur
Application
Gestion de
Gestion de donnes
donnes
Client Application Application Application
Terminal Interface utilisateur Interface utilisateur Interface utilisateur Interface utilisateur Interface utilisateur
Note: Dans un environnement Java, les applications fonctionnant sur les clients sont des applets, les applications
fonctionnant sur les serveurs sont des Servlets
Page 111
RJ Chevance
Client/Serveur 3 niveaux
Modle d implmentation Client/Serveur 3
niveaux
Moniteur
transactionnel
SGBD
Application
RPC
ou
MOM Application
Second niveau :
Logique applicative
RJ Chevance
Page 56
Composants du middleware
IPC
Services de systme Files de
RPC Communication Fichiers distribus
d exploitation rseau messages
Inter-Processus (NFS, DFS)
MOM
distants
Services de TCP/IP
communication
RJ Chevance
Page 114
RJ Chevance
Page 57
Effets dchelle
Matriel
Baisse des cots continuelle du fait des volumes :
Exemple : pour les microprocesseurs, en de de plusieurs
millions dunits, les cots de conception dominent
Logiciel
Cot de fabrication voisin de 0 :
Distribution via Internet
Documentation "en ligne"
Cot de conception et de dveloppement d'un logiciel
important : 10 millions de $
Bill's Laws (d'aprs Jim Gray et Gordon Bell)
Bill Joy (Sun) " Ne pas dvelopper de logiciel pour un march de
moins de 100 000 d'utilisateurs"
$10M x 10/100 000 -> Prix de vente = 1000 $ (1)
Bill Gates (Microsoft) " Ne pas dvelopper de logiciel pour un
march de moins de 1 000 000 d'utilisateurs"
$10Mx10 /1 000 000 -> Prix de vente = 100 $ (1)
(1) en faisant l'hypothse d'une marge brute de 10 (un ratio R&D/CA de 10%). Les 90% restants se
rpartissent entre le cot des activits de vente, d administration, de support, les frais de structure,
les bnfices et les taxes. Le ratio de R&D/Chiffre d affaire est suprieur 10% pour les socits ne
produisant que du logiciel et bien infrieur ce chiffre pour les socits qui se consacrent au PC.
Page 115 Voir explication complmentaire sur la page suivante
RJ Chevance
RJ Chevance
Page 58
volution de la structure de lindustrie
RJ Chevance
Structure de lindustrie(2)
Qui ?
Fonction :
Les fournisseurs tendent (Exemples)
se spcialiser par tape de Processeur / Intel /
valeur ajoute priphriques Seagate
La banalisation des
produits se traduit par une Systme Compaq
baisse des cots et la
recherche de la rentabilit Logi. de base Microsoft
par les volumes
Les fournisseurs "Middleware" Oracle
leaders dans un
domaine tendent
empiter sur les domaines
Applications SAP
voisins la recherche de
valeur ajoute Intgration EDS
CSC
Exploitation
Page 118
Client
RJ Chevance
Page 59
Structure de lindustrie(3)
Standardisation
Consquence de l'horizontalisation
Standardisation de fait (par le produit et le
march plutt que par un comit)
Standardisations concurrentes (UNIX - NT,
PC - Mac,...)
"Commoditization"
Baisse des prix sous l'effet conjugu de la
technologie et de la production de masse
Banalisation d'un certain nombre de produits
haute technicit (processeurs, systmes
d'exploitation,....)
Transformation de l'industrie : fusions,
Page 119 disparitions,.....
RJ Chevance
Perspectives
Un peu d histoire - tapes marquantes en matire d architecture de systme
Tandem
Stratus
Apple II
VAX Cluster Java
Station de travail (Xerox) TCP/IP Web
Multics Cray-1
RISC SAN
360/85&91 S/38
Intel 4004 UNIX P 32 bits P 64 bits
360/67 VAX IA-64
IBM PC NT
S/370
IBM S/360
Matriel
Microprocesseurs. Deux axes de progression :
Nouvelle architecture (IA-64)
Amlioration des implmentations : techniques damlioration de la performance, puce
multiprocesseur, intgration de la dimension systme sur la puce, ..
Freins la progression
Poids de la compatibilit binaire
Cot de dveloppement
Degrs de libert plus importants dans le domaine des microprocesseurs pour
applications embarqus ( condition que les volumes soient au rendez-vous) et les
systmes spcialiss (sous-systmes de stockage, commutateurs)
Page 120
RJ Chevance
Page 60
Perspectives(2)
Potentiel de la technologie des circuits intgrs
Anne
Caractristique 1997 1999 2001 2003 2006 2009 2012
Processus 0,25 0,18 0,15 0,13 0,10 0,07 0,05
(technologie)
Nombre de 10 15 40 76 200 520 1 400
transistors
(millions)
Frquence (MHz) 350 700 1 100 1 500 2 000 2 500 3 000
2
Surface puce (mm ) 200 250 320 400 500 620 750
applications embarques
500
Processeurs pour PC
400
300
200
100
0
1996 1997 1998 1999 2000 2001 2002 2003
Page 121
RJ Chevance
Perspectives(3)
Facteurs conomiques (suite) [HEN99]
Microprocesseur Anne Nombre de Nombre de Dure du Estimation du cot Cot de la
dintroduction transistors participants au dveloppement de la main duvre validation
(millions) dveloppement (mois) (pourcentage de
(Millions de dollars)
leffort total)
R2000 1985 0,1 20 15 2,5 15 %
R4000 1991 1,4 55 24 11 20 %
R10000 1996 6,8 >100 36 30 > 35 %
Mmoire intelligente
Principe : intgrer un microprocesseur au sein des puces mmoires
et dporter certaines oprations de traitement au niveau des puces
mmoire
Avantages :
Faible latence et bande passante leve
Efficacit nergtique et faible consommation
Difficults :
Diffrences dans les processus de production des puces mmoire et des
microprocesseurs
Limitation de la capacit mmoire par processeur celle de la puce
Caractre inflexible du ratio puissance de traitement/capacit mmoire
Adhsion de lindustrie (logiciel en particulier car nouvelle architecture)
Page 122 Cot du test
RJ Chevance
Page 61
Perspectives(4)
Entres-sorties
Poursuite de la standardisation
PCI, SCSI, Fibre Channel
InfiniBand
Gnralisation des sous-systmes :
Stockage
Communication
volution des disques - driv de [MOO99]
Disques 500 Go
RJ Chevance
Perspectives(5)
Disques intelligents
Exploitation des capacits de traitement et de mmorisation
contenues dans les units de disques magntiques
Dport de certaines fonctions du systme de gestion de fichiers
et/ou des SGBD dans les units de disques (exemple : filtrage
la vole)
Difficult : adhsion de l industrie du logiciel
Considration gnrale : le processus dvolution se caractrise par
lalternance de phases de stabilit et de phases de rupture :
Phase de stabilit : changement homothtiques (ou incrmentaux) ne
remettant pas en cause les quilibres tablis
exemple : volution des architectures CISC au dbut des annes 80
Il existe paralllement des volutions technologiques qui remettent en
cause les quilibres et conduisent une rupture (exemples : capacit
des puces mmoire et compilateurs optimisants qui ont conduit aux
architectures RISC toujours dans les annes 80)
Une phase de rupture se caractrise par un bouillonnement des ides
parmi lesquelles le march fait le tri
Page 124
RJ Chevance
Page 62
Perspectives(6)
Logiciel
Poursuite de la structuration induite par le modle Client/Serveur
SGBD relationnels
Moniteurs transactionnels
RPC, MOMs, CORBA/COM+
EJB
Gnralisation de linterface homme/machine Web
Portabilit du code avec Java
change de donnes avec XML
volution vers la ralisation dapplications par intgration de
composants standard COTS (Components Off The Shelf)
Difficults de l approche COTS :
Conformit des composants leurs spcifications
Existence de proprits mergentes et/ou immergentes
Procdures de reprise sur dfaillance
Synchronisation des diffrentes composantes
Dpendance vis--vis des fournisseurs
Difficult de substitution dun composant par un autre composant
Page 125
RJ Chevance
Perspectives(7)
Intgration des applications d entreprise et urbanisation des
systmes dinformation
Principe : ne pas remettre en cause l existant mais permettre la
coopration entre les diffrentes parties constitutives du
systme dinformation
Exemple de composants techniques d une offre d intgration
[OCT99]
Station de Console
dveloppement dadministration
Rfrentiel
RJ Chevance
Page 63
Tendances - Les lois du logiciel
Lois de Nathan Mryvold (Centre de recherches Microsoft)
1re Loi : le logiciel a les proprits dun gaz : au cours du temps, il
stend de faon occuper toute la capacit du systme qui le
supporte.
de 93 97, taille de NT a doubl tous les 866 jours (33,9% par an)
de 95 97, taille du code dun navigateur a doubl tous les 216 jours
(223% par an)
2me Loi : le logiciel crot jusqu ce quil soit limit par la loi de Moore
(doublement de la performance tous les 18 mois).
Croissance suivant la premire loi qui se trouve limite par les
possibilits du matriel, les possibilits de la nouvelle gnration tant
trs rapidement consommes
3me Loi : la croissance du logiciel favorise le fait que la loi de Moore se
vrifie
Comme le logiciel butte sur les possibilits du matriel, les
utilisateurs investissent dans de nouveaux matriels (proposs au
mme prix que la prcdente gnration)
4me Loi : le logiciel est seulement limit par lambition humaine et par les
Page 127
possibilits de financement de lactivit de dveloppement
RJ Chevance
Autres rfrences :
RJ Chevance
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