Universit Libanaise Gnie Industriel et Maintenance

Institut Universitaire de Technologie de Saida 2me anne

Cours Circuits Logiques

https://sites.google.com/site/khaledfawaz Khaled.fawaz@gmail.com
 Rfrences

Logique: Cours Par Correspondance prparatoire l'EA2/FS du BSTAT

cole Suprieure et d'Application des Transmissions.

Electronique Numrique: Systmes combinatoires. Etienne Messerli & Yves Meyer.

Haute Ecole d'Ingnierie et de Gestion du Canton de Vaud Route de Cheseaux 1.

Electronique Gnrale. ISTS 2me anne. Eric SAMAMA.

Cours Circuits Logiques, Universit Libanaise, IUT SAIDA. Hussein KAIN.

Logique Combinatoire et Squentielle. David. DUBOIS. Ecole Suprieure des

Techniques Industrielles et des Textiles (ESTIT).

2
Introduction

L'utilisation de systmes digitaux est en pleine expansion. Pour s'en convaincre, il n'y a qu'
regarder autour de nous l'explosion de la microinformatique, qui s'est mme implante dans les
mnages. Un nombre de plus en plus grand de machines (tlvision, voiture, machine laver,
etc.) utilisent de l'lectronique numrique.
Nous trouvions, jusqu' l'apparition du microprocesseur, deux grands secteurs dans le domaine
des systmes digitaux. Cette division a subsist chez les fabricants d'ordinateurs o nous trouvons
encore:
le dpartement matriel (hardware)
le dpartement logiciel ou programmation (software)

L'apparition du microprocesseur a eu pour effet de diminuer l'importance du matriel et de

provoquer un dplacement des moyens de traitement des circuits aux programmes. Ce qui fait
que nous nous trouvons de plus en plus face des programmes qui cernent la machine au plus
prs. Cela oblige les programmeurs connatre de mieux en mieux le matriel pour mieux
"coller" l'application avec le programme.

Aprs avoir rduit le march de la logique cble, le microprocesseur est parti la conqute de
l'lectronique basse frquence. Il a fait son entre dans un nombre important de secteurs (jeux,
tlcommunications, automatique, etc.).

L'augmentation des possibilits d'intgration (nombre de transistors par mm2) conduit une
nouvelle volution. Les circuits logiques programmables deviennent abordables. La
programmation des petites applications se trouve remplace par de la logique cble dans ces
circuits programmables.

Cette volution permet d'envisager une augmentation de la vitesse de traitement des fonctions.
Jusqu' prsent, l'apprentissage de la logique se faisait travers la dcouverte des fonctions
logiques lmentaires contenues dans les circuits intgrs des familles 74xxx, dont on peut voir
quelques types dans la page suivante. Les exprimentations se limitaient aux fonctions proposs
par les fabricants de ces circuits. La conception de fonctions logiques regroupant plusieurs de ces
circuits ncessitait un cblage consquent, et la ralisation d'un circuit imprim de grande
surface.

3
 Figure I.1: Circuits logiques standards de la famille 74xx

L'apparition des circuits logiques programmables de type PLD (Programmable Logic Device),
CPLD (Complexe PLD, figure 1-2 (a)) ou FPGA (Field Programmable Gate Array, figure 1-2
(b)) a permis de s'affranchir de cette limitation. En effet, l'utilisateur peut crer, dans ces circuits,
toutes les fonctions logiques qu'il souhaite avec comme seules limitations, la place disponible
dans le circuit choisi et/ou la vitesse de fonctionnement de celui-ci. La taille actuelle de ces
circuits permet lintgration dun systme processeur complet. En anglais, labrviation est
SoPC pour System on Programmable Chip.

4
Chapitre 1 : Numration et codage

1.1 Bases de la numration

De nombreux systmes de numration sont utiliss dans le monde en technologie numrique. Les
plus connus sont le dcimal, le binaire, l'octal et l'hexadcimal. De toute vidence, c'est le
systme dcimal que vous connaissez le mieux puisque vous l'utilisez tous les jours.
Le systme dcimal comprend 10 nombres ou symboles qui sont 0, 1, 2, 3, 4, 5, 6, 7, 8, 9; en
utilisant ces symboles comme chiffres dans un nombre, on parvient exprimer n'importe quelle
grandeur. Le systme dcimal, appel aussi systme base 10, s'est impos tout naturellement
l'homme puisque ce dernier possde 10 doigts.

1.2 Le systme binaire:

Malheureusement, le systme dcimal est difficile adapter aux mcanismes numriques.
Par exemple, il est trs difficile de concevoir un quipement lectronique qui puisse fonctionner
avec 10 niveaux de tension diffrents (un pour chaque caractre dcimal 0 9).
Par contre il est trs facile d'imaginer un systme lectronique simple et prcis qui fonctionne
seulement avec 2 niveaux de tension. C'est pour cette raison que presque tous les systmes
numriques ont recours au systme binaire (base 2).

Dans le systme binaire, il n'y a que 2 symboles ou chiffres possibles : 0 ou 1, appels bits.
Bien que cette base ne contienne que 2 lments, elle peut tout fait reprsenter n'importe quelle
grandeur exprime dans le systme dcimal ou tout autre systme de numrotation.

Chaque chiffre binaire est affect d'un poids qui est une puissance positive de 2.

Remarque pralable :
(L'indice plac en dessous du nombre veut dire que ce nombre est reprsent dans la base 2
si l'indice est 2, dans la base 10 si l'indice est 10, etc...).
Exemple :

Prenons comme exemple le nombre 10102

Ainsi, pour trouver l'quivalent dcimal du nombre 10102 , il suffit de faire la somme des
5
produits de chaque chiffre (0 ou 1) par le poids de son rang.

Donc, en gnralisant, pour passer un nombre A d'une base binaire une base dcimale on
appliquera la formule suivante :

1.3 Le systme hexadcimal :

Le systme hexadcimal a comme base 16, ce qui implique 16 symboles de chiffres
possibles, qui, dans ce cas, sont les dix chiffres 0 9 plus les majuscules A, B, C, D, E et F.
Ce systme permet d'crire un nombre binaire qui contient un grand nombre de bits de faon
plus compacte.
Comme vous allez voir ci-dessous, il suffit de 1 seul chiffre en hexadcimal pour reprsenter 4
bits binaires.

Le tableau ci-dessous expose les rapports entre les systmes hexadcimal, dcimal et binaire.

1.4 Le systme Octal :

Le systme de numration octal a comme base huit, ce qui signifie qu'il comprend huit symboles
possibles, soit 0, 1, 2, 3, 4, 5, 6 et 7. Ainsi, chaque chiffre dans un nombre octal a une valeur
comprise entre 0 et 7. Voici les poids de chacune des positions d'un nombre octal.

6
1.5 Mthodes de changement de base

1.5.1. Du dcimal au binaire

Mthode de divisions successives

La mthode qui convient le mieux pour convertir un chiffre dcimal en binaire est celle de la
division successive par 2.
Cette mthode de conversion recourt la rptition de la division par 2 du nombre dcimal
convertir et au report des restes pour chaque division jusqu' ce que le quotient soit 0. Notez
que le nombre binaire rsultant s'obtient en crivant le premier reste la position du bit de
poids le plus faible et le dernier reste la position du bit de poids le plus fort.

Exemple : Convertir le nombre 25 10 en binaire

Mthode de soustractions successives

Cette mthode est utilise seulement pour le changement de dcimal en binaire.

Un chiffre binaire est un bit (anglais = binary digit ).
Le chiffre gauche est le bit le plus significatif MSB (Most Significant Bit-en anglais)
Le chiffre droite est le bit le moins significatif LSB (Least Significant Bit- en anglais)
On cherche le 2i, immdiatement infrieure ou gal au nombre convertir E. On trouve ainsi le
rang de MSB. Pour le reste on cherche la puissance 2n la plus leve, o n<i. On rpte
lopration pour obtenir reste=0.

7
Exemple : Convertir (23) d en binaire.

Le nombre, puissance de 2 le plus grand contenu dans 23 est 24 =16. 23 16 = 7. Dans 7 on

trouve 22 = 4:74 = 3. Puis on trouve 21=2: 3 2 =1. Et enfin on trouve 20=1. 1-1=0

1.5.2. Du hexadcimal au binaire

Le systme de numrotation hexadcimal se veut une faon abrge de reprsenter les
nombres binaires. La conversion d'un nombre hexadcimal en un nombre binaire ne pose
vraiment pas de problmes, puisque chaque chiffre hexadcimal est remplac par son
quivalent binaire de 4 bits.

Exemple : Convertir le nombre 9F2 16 en binaire.

1.5.3. Conversion octal-dcimal

On convertit un nombre octal en son quivalent dcimal en multipliant chaque chiffre octal
par son poids positionnel. Voici un exemple:

1.5.4. Conversion dcimal-octal

Il est possible de convertir un nombre dcimal entier en son quivalent octal en employant
la mthode de la rptition de divisions, la mme qu'on a utilise pour la conversion dcimal-
binaire, mais cette fois-ci en divisant par 8 plutt que par 2. Voici un exemple:

8
1.5.5. Conversion octal-binaire
Le principal avantage du systme de numration octal rside dans la facilit avec laquelle il est
possible de passer d'un nombre octal un nombre binaire. Cette conversion s'effectue en
transformant chaque chiffre du nombre octal en son quivalent binaire de trois chiffres. Voyez
dans le tableau ci-dessous les huit symboles octaux exprims en binaire.

Par exemple, la conversion de (472) 8 va comme suit:

Donc le nombre octal (472) 8 est quivalent au nombre binaire 100111010.

1.5.6. Conversion binaire-octal

La conversion d'un nombre binaire en un nombre octal est tout simplement l'inverse de la
marche suivre prcdente. Il suffit de faire avec le nombre binaire des groupes de trois bits en
partant du chiffre de poids le plus faible, puis de convertir ces triplets en leur quivalent octal.
titre d'illustration, convertissons (100111010)2 en octal :

1.5.7. Conversion hexadcimal-dcimal

Un nombre hexadcimal peut tre converti en son quivalent dcimal en exploitant le fait qu'
chaque position d'un chiffre hexadcimal est attribu un poids; dans ce cas-ci le nombre 16 lev
une certaine puissance. Le chiffre de poids le plus faible a un poids de 160 = 1, le chiffre
immdiatement gauche a un poids de 161 = 16, l'autre chiffre immdiatement gauche, un poids
de 162 = 256, et ainsi de suite. Voici un exemple sur la faon dont fonctionne ce processus de
conversion.

1.5.8. Conversion dcimal-hexadcimal

On utilise la mthode de divisions successives. Exemple : conversion de (423) 10 en hexadcimal:

9
1.5.9. Conversion hexadcimal-binaire
Comme le systme de numration octal, le systme de numration hexadcimal se veut une faon
abrge de reprsenter les nombres binaires. La conversion d'un nombre hexadcimal en un
nombre binaire ne pose vraiment pas de difficult, puisque chaque chiffre hexadcimal est
remplac par son quivalent binaire de 4 bits

1.5.10. Conversion binaire-hexadcimal

Cette conversion est tout simplement l'inverse de la prcdente. Le nombre binaire est divis en
groupes de quatre bits, puis on substitue chaque groupe son chiffre hexadcimal quivalent. Au
besoin, on ajoute des zros gauche pour obtenir un dernier groupe de 4 bits.

1.5.11. Conversion dun nombre fractionnaire F

La conversion de la partie entire sobtient en appliquant la mme mthode explique ci-dessus
(division successive ou soustraction successive). En ce qui concerne la partie fractionnaire, elle
sobtient par loprateur inverse, soit la multiplication. La partie fractionnaire dun nombre peut
sexprimer comme suit :

Multiplions (F) b par b , nous obtenons :

On arrte le procd lorsqu on obtient juste 0 , ou lorsque le nombre des chiffres aprs la virgule
suffit pour maintenir la mme prcision du nombre initial.

10
Exemple : Convertir (0,375) d en binaire.

Si on arrte le procd n chiffres aprs la virgule, nous faisons une incertitude de 2-(n+1). Cette
incertitude ne doit dpasser lincertitude du nombre en dcimal. Pour cela si m est le nombre
des chiffres en dcimal, et n est le nombre des chiffres aprs la virgule dans une autre base
b. n est un entier, tel que:

11
Chapitre 2 : Arithmtique binaire

Les diverses oprations arithmtiques qui interviennent dans les ordinateurs et les
calculatrices portent sur des nombres exprims en notation binaire. En tant que telle,
l'arithmtique numrique peut tre un sujet trs complexe, particulirement si on veut
comprendre toutes les mthodes de calcul et la thorie sur laquelle elle s'appuie.
Dans ce chapitre, nous allons concentrer nos efforts sur les principes de base qui nous
permettent de comprendre comment les machines numriques (c'est--dire les ordinateurs)
ralisent les oprations arithmtiques de base.

2.1 Reprsentation des nombres entiers positifs

Les ordinateurs travaillent en base 2. Nous devrons donc reprsenter nos nombres
dcimaux en binaire. Nous utiliserons pour les nombres entiers positifs leur reprsentation
quivalente en binaire.
Dans le cas gnral dune reprsentation sur N bits, nous avons :
2N valeurs
de 0 2N-1

2.2 Addition Binaire

L'addition de deux nombres binaires est parfaitement analogue l'addition de deux nombres
dcimaux. Cependant, il n'y a que quatre cas, qui peuvent survenir lorsqu'on additionne deux
chiffres binaires et cela quel que soit le rang. Ces quatre cas sont:

Somme Retenue
0+0 0 0
0+1 1 0
1+0 1 0
1+1 0 1

12
2.3 Soustraction binaire

2.4 Multiplication et division binaire

La multiplication et la division se font de la mme manire qu'en dcimal.

Exemple :

2.5 Reprsentation des nombres binaires ngatifs et complment

deux
Dans les circuits logiques seulement deux tats de signaux sont utiliss: "0" et "1". Ce pour cela
on convient de reprsenter le signe des nombres "+" ou "-" par un bit gauche dun mot binaire.
Ce bit est appel le bit de signe .
0 +
Par convention, le bit de signe =
1

Les mots binaires sont reprsents en forme normalise de 8 bits, de 16 bits, etc.
Pour trouver le complment 2 dun nombre ngatif on crit la reprsentation binaire en forme
normalise de 8 bits de sa valeur positive, Puis on trouve son complment 1 par inversion de
tous les bits, et enfin on ajoute 1.

Exemple : Reprsenter -39 en forme normalis de 8 bits

(39)= (100111)2 = 00100111
( 8 )
13
Trouver le complment 1 : (inversion de tous les bits) :
1: 11011000, 1: 11011000 + 1 = 11011001
Laddition des nombres ngatifs seffectue comme addition de ses reprsentations en forme
normalise (complment 2).

Exemple : Effectuer la soustraction suivante en forme normalise de 8 bits : 103-39

Pour trouver la valeur dcimale du nombre ngatif donn en forme normalise (complment 2),
on effectue la procdure inverse : On retranche 1, puis on inverse tous les bits du nombre obtenu.

REMARQUE : Le rsultat du calcul ne doit dpasser la limite des valeurs des nombres. En forme normalise de 8
bits cette limite est 27- 1=128-1=127. En gnrale, avec un mot de n bits, la valeur numrique de ce mot stend:
0 21 1
:
0 21
Do la plage de variation des nombres entiers signs avec une reprsentation en complment 2 sur N bits :
1 1
(2 ) +(2 1)

14
Chapitre 3 : Codage et dcodage

En logique, on ne sintresse quau codage des nombres; nombres que lon reprsente
laide de variables binaires ne pouvant prendre que 2 valeurs, 0 ou 1. On va ainsi chercher
exprimer des nombres par des sries de 0 et de 1 qui seront des quivalents binaires de ces
nombres, exploitables avec un calculateur numrique : ceci porte le nom de codage. Cependant le
choix de la srie binaire qui reprsentera un nombre nest pas fix a priori ; elle peut prendre une
forme quelconque.
Dans ce chapitre, certains des codages binaires les plus usuels sont prsents. On mettra en avant
les diffrences entre ces codages et leur utilit.

3.1 Les codes pondrs

3.1.1 Code binaire naturel
Ce codage consiste en une reprsentation de
chaque nombre dcimal par sa valeur en
binaire naturel.

Cest un codage simple mais peu pratique car

le nombre de bits ncessaires pour exprimer
les nombres augmente trs rapidement.

3.1.2 Code DCB ou BCD (Dcimal Cod Binaire ou Binary Coded Decimal)
Ce codage consiste reprsenter chaque
chiffre dcimal par son quivalent binaire
naturel. Chaque chiffre est ainsi reprsent sur
4 bits.

Exemple : le codage du nombre 32 se fera de

la manire suivante.

15
3.2 Les codes non pondrs
3.2.1 Code Excdent-3
Ce codage est un driv du prcdent en cela que les
chiffres dcimaux sont cods sparment et sur 4 bits.
Cependant le code binaire de chaque chiffre est dcal
de 3 par rapport au code binaire naturel. Ainsi le
dcimal 0 est reprsent par le codage binaire 0011
(gal 3 en binaire naturel).

Exemple : le codage du nombre 32 se fera de la

manire suivante.

Le point remarquable de ce codage est la symtrie qui apparat par rapport au centre du tableau.
Pour obtenir le complment 9 de chaque chiffre du tableau, il suffit de changer les 0 en 1 et les
1 en 0 dans son codage.
Exemple :

Cette proprit est trs intressante pour faire des soustractions de nombres o lon a besoin
dobtenir les complments 9 de certains chiffres. Avec ce type de codage la conversion se fait
aisment.

3.2.2 Code de Gray ou Binaire Rflchi

Ce code a les mmes proprits que le codage binaire
naturel savoir quon ne code pas chaque chiffre
sparment mais le nombre en entier.

Cependant la construction du code est diffrente puisque

ici on a une construction automatique selon des symtries
comme indiqu dans le tableau ci-contre.

Lintrt de ce code est que lon a un seul changement de

digit lorsque lon passe dun nombre au nombre
immdiatement suprieur. On dira que 2 nombres
conscutifs sont adjacents.

Cette proprit sera utilise en particulier pour construire

les tableaux de Karnaugh.

16
3.2.3 Les codes dtecteurs derreurs:
On les utilise pour des contrles de transmission dinformation numrique.
Les codes p parmi n
A chaque chiffre dcimal correspond n bits dont p
sont 1 et n-p sont 0. Ainsi en recevant un
nombre des 1, diffrent de p, on sait quil y a une
erreur de transmission.

Par exemple dans les codes 2 parmi 5, chaque

nombre dcimal est reprsent par 2 bits 1 et 3 bits
0. Le tableau ci-contre reprsente deux codes (2
parmi 5) diffrents.

Les codes avec bit de parit.

Lmetteur et le rcepteur dinformation numrique ayant
convenu que le nombre total de 1 doit tre pair (impair) on
ajoute aux n bits de code binaire un (n+1)me bit calcul de
manire que les (n+1) bits comprennent un nombre pair
(impair) de 1 :

A la rception, on vrifie la parit (imparit) du nombre de

1 reu. En cas derreur, il faut reprendre la transmission de
la squence errone jusqu lobtention dun rsultat correct.

Le code alphanumrique, dit ASCII.

Chaque symbole y est cod par 8 bits (dont 1 de parit).

Ce code est utilis par les rseaux informatiques entre des ordinateurs et des organes
priphriques (claviers, visualisations, imprimantes, etc.). Le code ASCII est donn tableau 3-1.

Chaque symbole dans le tableau est caractrise par un code compos du nombre de la colonne C i ,
suivi par le nombre de la ligne L i de la location de ce symbole dans le tableau. C i et L i sont
donns en hexadcimal. Ils doivent tre rcrits en binaire.

17
Tableau 3-1. Code ASCII (American Standard Code for I nformation I nterchange)

3.3 Les transcodeurs

Dfinition : un transcodeur est un oprateur qui permet de passer dun code lautre. Cette
opration sappelle le transcodage.
Exemple : construction dun transcodeur permettant de passer du code DCB au code Excdent 3.
Ce transcodeur possde 4 entres (a, b, c, d) relatives aux 4 digits du code DCB et 4 sorties (, ,
, ) relatives aux 4 digits du code Excdent 3.

Table de vrit :

Dans ce cas, les combinaisons relatives aux quivalents dcimaux 10 15 sont impossibles
raliser.
A partir de cette table de vrit, il faudra dfinir les quations logiques de , , et en fonction
des variables a, b, c et d.

18
Chapitre 4 : Introduction la logique

4.1 Dfinitions
Proposition: on appelle proposition un assemblage de signes alphabtiques (mots) ou de signes
numriques (chiffres) qui possdent un sens (phrase grammaticalement correcte).

" "
Exemple : " = "
"3 + 4 = 7"

Logique: la logique est l'art d'mettre des penses claires, d'enchaner les propositions de faon
claire.

Exemple :
Proposition 1 Proposition 2

Axiomes de base
La logique est construite sur 3 axiomes (propositions non dmontres).
1.2. Axiome 1 : Toute proposition est soit Vraie soit Fausse
1.3. Axiome 2 : A toute proposition P correspond une proposition ngative de P note P qui
est :
Fausse si P est Vrai
Vraie si P est Fausse
Axiome 3: Etant donnes 2 propositions P et Q, il existe une proposition appele
conjonction de P et Q note P.Q qui est :

Vraie si P et Q sont Vraies

Fausse dans tous les autres cas

Table de vrit
Dfinition : on appelle Table de vrit d'une proposition un tableau explicitant l'exactitude de
cette proposition dans tous les cas d'hypothses possibles.
Exemple :

19
Remarque: pour 2 propositions on a 22 combinaisons
pour 3 propositions on a 23 combinaisons
pour n propositions on a 2n combinaisons

4.2 Le signal logique

Dfinition
En logique on appelle SIGNAL LOGIQUE toute grandeur physique ne pouvant prendre que 2
tats distincts et 2 seulement :
prsence du signal
absence du signal

Exemple : pour la logique informatique qui nous intresse plus particulirement, on utilise :
la diffrence de potentiel
le courant lectrique

Un tel signal est dit "grandeur (ou variable) binaire"

On utilise arbitrairement les symboles :
"0" = absence du signal
"1" = prsence du signal
Si la notion de "variable binaire" est suffisante pour fonder la notion de signal sur le plan
thorique, il n'en est pas de mme sur le plan pratique o la distinction entre 2 tats dpend de la
sensibilit des mthodes de dtection de ces 2 tats. On introduit donc le principe de Fourchette.

Cas d'une diffrence de potentiel

La d.d.p. est soumise des fluctuations ventuelles dues aux bruits externes par induction sur les
lignes ainsi que par les parasites, et aux bruits internes par dispersion de caractristiques dans le
cas de transistors.
A cause de toutes ces perturbations, on a dfini pour les circuits logiques des fourchettes de
valeurs et non des valeurs fixes pour permettre d'absorber ces perturbations sans pour autant
toucher l'intgrit du systme logique.

En rsum, il ne faut pas forcment que la tension soit de 5 V pour avoir un niveau logique gal
20
1 et 0V pour avoir un niveau logique 0.
Ces fourchettes sont donnes par le constructeur du circuit numrique que vous employez.
Ces fourchettes de tension qui permettent de rduire l'influence des perturbations sont aussi
appeles : marges d'immunit aux bruits.

4.3 Logiques positive et ngative

Lorsque lon parle de prsence ou d'absence de signal, il faut distinguer si l'on travaille
en logique positive ou en logique ngative.

Logique positive:
On dit que l'on travaille en logique positive lorsque, pour passer de l'tat "0" l'tat "1", la
grandeur logique crot en valeur algbrique.
Logique ngative:
On dit que l'on travaille en logique ngative lorsque, pour passer de l'tat "0" l'tat "1", la
grandeur logique dcrot en valeur algbrique.

4.4 Les circuits et les fonctions logiques

Gnralits
On appelle CIRCUIT LOGIQUE ou PORTE ou OPERATEUR ("Gate" pour les anglo-saxons)
un dispositif une ou plusieurs entres et une seule sortie sur laquelle un signal sera prsent si et
seulement si une certaine combinaison de signaux est applique l'entre.

Un circuit logique est reprsent de faon thorique par une FONCTION LOGIQUE "F", des
VARIABLES LOGIQUES (e1, e2, e3,.......,en), et S le rsultat.

Exemple : S = F (e1, e2, e3, ......., en)

4.5 Logique combinatoire et squentielle

Les fonctions logiques (et les circuits) peuvent se classer en deux catgories :
Les fonctions COMBINATOIRES
Les fonctions SEQUENTIELLES

Circuits combinatoires :
Un circuit de logique combinatoire est un dispositif pour lequel, chaque combinaison de
signaux applique l'entre, correspond toujours un signal de sortie dtermin et ceci quel que
soit l'ordre dans lequel on applique les combinaisons de signaux de l'entre.
Un tel fonctionnement est indpendant du temps.

21
Circuits squentiels :
Il existe des circuits plus compliqus pour lesquels l'tat du signal de sortie est fonction :
non seulement de la combinaison des signaux appliqus l'entre.
mais aussi de l'tat antrieur de cette sortie.

o H(t) reprsente l'histoire passe du circuit.

L'tat d'une fonction logique l'instant (t) est entirement dtermin par la connaissance de son
tat l'instant (t-1) et de la valeur prsente l'instant (t) des entres.

22
Chapitre 5 : Oprateurs logiques et Algbre
de Boole

5.1 Oprateurs logiques lmentaires NON, ET, OU

Un oprateur (ou circuit, ou porte) logique est un dispositif une ou plusieurs entres et une seule
sortie sur laquelle un signal sera prsent si et seulement si une certaine combinaison de signaux
est applique l'entre.

5.1.1 L'oprateur NON (NOT)

La porte NON est galement appele Inverseur. Une porte NON ou Inverseur est,
contrairement aux oprations ET et OU, une porte ne possdant qu'une seule entre et une seule
sortie.
Cette opration sapplique sur une seule variable logique et donne linverse de ltat de cette
variable. Si la variable x =0, son inverse (ou complment) est x = 1 (on dit x bar ). Si x =1
x = 0.

5.1.2 L'oprateur ET (AND)

La porte ET est galement appele la porte "tout ou rien". Le schma lectrique ci-dessous
illustre le principe de la porte ET. La lampe (X ) ne s'allume que si les deux interrupteurs (A et B)
sont ferms. La figure suivante reprsente toutes les combinaisons possibles pour les tats des
interrupteurs A et B. Cette table de vrit indique que la sortie (X ) est valide quand, et
seulement quand, les deux entres sont fermes.

23
Si deux variables logiques A et B sont combines par la multiplication logique (opration ET), le
rsultat X s'exprime symboliquement ainsi :
X= A.B
Dans cette expression, le signe "." reprsente l'opration boolenne ET, dont les rgles
d'opration sont donnes dans la table de vrit suivante :

L'opration ET suit les mmes rgles que la multiplication ordinaire, mais les variables ne
peuvent prendre que les valeurs "0" et "1". Dans l'opration ET la rponse est 1 si et seulement si
toutes les entres sont "1", et elle est "0" dans tous les autres cas.

5.1.3 L'oprateur OU (OR)

La porte OU est galement appele porte "un ou tout". Son principe est illustr sur la figure ci-
dessous. La lampe X sera allume si l'un ou l'autre des interrupteurs A et B est ferm, ou si l'un et
l'autre sont ferms. Elle ne s'allume pas si les deux interrupteurs (A et B) sont ouverts. Toutes les
combinaisons possibles des deux interrupteurs sont reprsentes sur la table de vrit ci-dessous.
La sortie du circuit OU sera valide quand l'un ou l'autre, ou les deux interrupteurs d'entres sont
ferms.

Soit deux variables logiques indpendantes, A et B. Quand on combine A et B au moyen de

l'addition logique, le rsultat X est exprim par :
X=A+B
Dans cette quation, le signe "+" n'indique pas une addition ordinaire, mais plutt l'addition
logique (opration OU) dont les rgles sont dfinies dans la table de vrit ci-dessous :

5.1.4 Oprateurs logiques complets

Les portes ET, OU et NON sont les plus fondamentales. A partir de ces portes, il est possible de
constituer quatre autres portes trs utiles : la porte NON ET, la porte NON OU (respectivement
not en anglais NAND et NOR).

24
5.1.5 Oprateur NON ET ( ou NAND )
Unr porte NAND est construite partir dune porte ET connecte un inverseur. Les entres A et
B sont multiplies logiquement pour former l'expression boolenne A.B qui est ensuite inverse
par la porte NON.

La fonction NON ET, traditionnellement, constitue la porte universelle des circuits numriques et
la porte correspondante est trs largement utilise dans la plupart des systmes numriques.
L'oprateur NAND est un oprateur complet :

Oprateur NON :

Oprateur OU :

Oprateur ET :

5.1.6 Oprateur NON OU (ou NOR)

Loprateur NOR est constitu dune porte OR suivie dune porte NOT.

La table de vrit ci-dessous dtaille le fonctionnement de la porte NON-OU. Cette table montre
que la sortie vaut "1" si et seulement si toutes les entres valent "0".

25
Loprateur NON-OU est galement un oprateur complet.

Oprateur NON :

Oprateur ET :

Oprateur OU :

5.1.7 Oprateur OU-EXCLUSIF

La porte OU-EXCLUSIF est souvent appele la porte "un mais pas tous ". L'expression OU-
EXCLUSIF est souvent abrge en XOR. La figure ci-dessous reprsente la table de vrit de la
fonction XOR. La porte XOR n'est valide que si les deux entres comportent un nombre impair
de "1" et ce quel que soit le nombre d'entres de la porte logique.
La porte XOR est un circuit logique dont la sortie est "1" si et seulement si une et une seule des
entres est gale "1".
L'expression Boolenne correspondante la porte XOR est la suivante :

Le symbole normalis d'une porte XOR est reprsent ci-dessous. L'expression Boolenne crite
prcdemment avec un signe est une expression XOR simplifie. On dit que les entres A et B
sont additionnes logiquement de manire exclusive.

26
5.1.8 Oprateur Identit
C'est un circuit logique dont la sortie est "1" si et seulement si toutes les entres sont "0", ou
toutes "1". Cette fonction logique est le complmentaire de la fonction OU-EXCLUSIF.
L'expression Boolenne est la suivante :

La table de vrit et le symbole logique sont donns par :

Rcapitulatif des oprateurs logiques combinatoires

27
5.2 Algbre de Boole
Lalgbre de Boole est un ensemble de variables logiques deux tats : 1 (vrai), et 0 (faux), muni
doprateurs NON, ET, OU, appels lments de connexion universels . La manipulation de
variables Boolennes laide de ces oprateurs donne des fonctions logiques ou boolennes elles-
mmes puisque leur rsultat est une variable boolenne.
5.2.1 Lois fondamentales de lalgbre de Boole.

REMARQUE : On peut dmontrer chaque loi l aide de table de vrit. Par exemple, pour la loi 7 (voir le
tableau), on trouve que les deux expressions gauche et droite sont les mmes pour toutes
les combinaisons des entres, donc ces deux expressions sont quivalentes, ou, on dit, gales.

5.2.2 Relations de base de lalgbre de Boole.

Nous allons noncer un certain nombre de relations de base de lalgbre de Boole. Ces relations
serviront de rfrence pour simplifier des expressions boolennes, ou pour dmontrer de
nouvelles relations.

28
On dmontre la dernire relation laide de table de vrit :

Dualit de l'algbre de Boole

Remarquons que les lois du paragraphe 4.2 se transforment entre elles lorsquon remplace 1
par 0, 0 par 1, + par ., et . par +. Cette proprit gnrale est appele dualit de
lalgbre de Boole .Si donc on dmontre une relation, on peut crire immdiatement sa duale
en remplaant les oprateurs . par +, + par ., 1 par 0 et 0 par 1.

Exemple : ( + )( + ) + = : = + + = +

5.2.3 Thormes de De MORGAN

Thorme 1 : La ngation dun produit des variables est gale la somme des ngations de chaque variable.

29
 x0 x1 x2 = x0 + x1 + x2 +
ou x =x
i i

Thorme 2 : La ngation dune somme des variables est gale au produit des ngations de chaque variable.
x0 + x1 + x2 + =
x0 x1 x2
ou x =x
i i

5.2.4 Gnralisation du thorme de Morgan : Thorme de SHANNON

La ngation dune expression logique forme par des variables ( A, A, B, B , C , C , etc) et des
oprateurs (somme + et produit . logiques) est obtenue en remplaant chaque variable par
son complment ( A par A , A par A etc.), chaque produit logique par une somme, et chaque
somme par un produit.
f ( x, y, z ,=
,"+ ",".") f ( x , y , z , ,".","+ ")

Exemple :

30
Chapitre 6 : Fonctions logiques

Une fonction logique (appele encore boolenne) est une combinaison de variables logiques
relies entre elles par les oprations (+) et ( . ) (addition et produit logique).
Exemple : F = ab + cd + b
Les seules oprations autorises sur ces variables sont ET, OU, NON.
Une telle fonction ne peut prendre que les valeurs "0" et "1".
6.1 Reprsentation canonique d'une fonction
6.1.1 Forme de somme de produits.
En cette forme une fonction est donne comme somme logique des termes de produit logique, par
exemple :
F1 (a, b, c, d ) = abc + bcd + abcd
Si chaque terme de produit comporte toutes les variables, ou leurs complments, ces termes sont
dits mintermes, et la forme est dite canonique.
La fonction F 1 ci-dessus est transforme en forme canonique de la faon suivante :

6.1.2 Forme de produit de sommes.

Dans cette forme, une fonction logique est donne comme le produit de termes de somme, par
exemple :
F2 (a, b, c, d ) = (a + b + c)(b + c + d )(a + b + c + d )
Si chaque terme de somme comporte toutes les variables, ces termes sont dits Maxtermes et la
forme est dite canonique.
Une fonction donne en forme de produit de sommes peut tre toujours transforme en forme
canonique de produit de sommes. Pour cela, si dans un terme de somme une variable x i se
manque, on ajoute xi xi dans ce terme. Pour la fonction F 2 :

6.1.3 Drivation dune forme canonique de lautre

La fonction logique reprsente par la table de vrit de tab. 6-1 est gale la somme des termes
de produit qui donnent 1.
31
En forme canonique de produit de sommes on multiplie les termes de somme (Maxtermes)
donnant 0 :

6.2 Diagramme de Karnaugh

Le diagramme de Karnaugh est utilis pour reprsenter et simplifier les fonctions logiques. Les
variables sont distribues et places suivant les lignes et les colonnes dun tableau aussi carr que
possible. Le code binaire rflchi, ou code de Gray, est utilis pour numroter les lignes et les
colonnes. Ceci entrane des proprits de symtrie pour aider la simplification des fonctions
logiques.
Le diagramme de Karnaugh peut tre dress de la table de vrit ou, directement, de lcriture
algbrique de la fonction logique:
De la forme de somme de produits on crit 1 dans les cases correspondantes aux termes
de produit inclus dans la fonction. Dans les autres cases on crit 0.
De la forme de produit de sommes on crit 0 dans les cases correspondantes aux termes
de somme inclus dans la fonction. Dans les autres cases on crit 1.

Fonction une variable F = a

32
 Fonction 2 variables F= a + b

La case n0 correspond la combinaison 00 reprsentation binaire de ab

La case n1 correspond la combinaison 01 reprsentation binaire de ab
La case n2 correspond la combinaison 10 reprsentation binaire de ab
La case n3 correspond la combinaison 11 reprsentation binaire de ab

Fonction 3 variables

Remarquer l'ordre des variables b et c 00/01/11/10 qui correspond un code Gray sur 2 bits.
En allant de haut en bas, entre 2 cases successives seule 1 variable change (soit b, soit c):

Fonction 4 variables

Remarquer nouveau l'ordre des variables ab et cd : en allant de haut en bas ou de gauche

droite, entre 2 cases adjacentes, seule 1 variable (a ou b, c ou d) change. (Les indices de lignes
et de colonnes du tableau suivent le code Gray).
Ceci nous permet de donner la dfinition des cases dites adjacentes dans un tableau de
KARNAUGH.
Deux cases sont dites adjacentes si l'on passe de l'une l'autre par changement d'une seule variable.

33
6.2.1 Simplification des fonctions l'aide du diagramme de Karnaugh
Prenons l'exemple de la fonction F suivante :
= F abcd + abcd

On peut simplifier F en mettant en facteur le terme bcd

Ainsi on obtient l'expression suivante : =F bcd (a + a= ) bcd
Cette simplification se fait de faon assez simple car l'expression n'est pas trs complique.
On peut obtenir le mme rsultat en employant la mthode des regroupements des 1 dans le
tableau de KARNAUGH.

Ainsi on voit que lorsque lon regroupe les 1 du tableau ci-dessus on obtient la mme expression que
celle trouve par la factorisation.
C'est sur ce principe que repose la mthode de KARNAUGH : la simplification des fonctions
logiques est obtenue par le regroupement des 1 figurant dans les cases adjacentes.

Si l'expression d'une fonction, dans un diagramme de KARNAUGH, entrane la mise en place de 1 dans deux cases
adjacentes (c'est dire dans 2 cases pour lesquelles une seule variable change dtat) cette variable peut tre omise
car la fonction reste vraie quel que soit l'tat de cette variable.

De mme que nous avons des regroupements de 2 cases, nous pourrons avoir des groupes
n
adjacents de 4 cases, de 8 cases, ... de 2 cases. Toute autre forme de regroupement est interdite.

34
Remarque : Si au lieu de faire des groupements de 1, on fait des groupements de 0 on obtient (voir F8). Ceci peut
tre trs utile lorsque le tableau de Karnaugh contient plus de 0 que de 1. Ainsi la fonction F sera plus facile
dterminer et lon dduira ensuite la fonction F.

Exemples de plusieurs groupes :

Lorsque le tableau de KARNAUGH est rempli, il faut chercher faire des groupements adjacents
avec un maximum de cases. On voit sur cet exemple que des 1 peuvent appartenir plusieurs
regroupements. L'expression logique de la fonction est donne par la somme des monmes
reprsentant ces groupements.
Remarque 1 :
Pour pouvoir appliquer cette mthode, il est ncessaire de mettre la fonction logique sous sa forme normale (somme
canonique).
Remarque 2 :
S'il existe des tats indtermins en entre, on peut leur donner la valeur 0 ou 1 selon les cas, ce qui permet une
simplification maximale de la fonction. Dans le tableau on marquera ces cas indtermins par le symbole . On
cherchera ensuite inclure certains de ces symboles dans les regroupements de 1 si besoin est.
Remarque 3 :
Les tableaux de Karnaugh ne peuvent tre utiliss que lorsquon travaille avec un nombre de variables infrieur 6.
Au-del, dautres mthodes sont employes qui ne seront pas explicites ici.

35
Chapitre 7 : Circuits Combinatoires

7.1 Les multiplexeurs

Un multiplexeur est un circuit qui permet de slectionner une ligne dentre parmis (2n) lignes par
une adresse de (n) lignes vers une sortie unique.
(2n ) entres d 'inf ormation ou voies

Mux 2n 1 (n) adresses
(1) sortie

Voici les schmas fonctionnels des Mux de 2, 4 et 2n entres :

Application des multiplexeurs

Les multiplexeurs sont trs importants car ils permettent de raliser nimporte quelle fonction
logique avec un seul botier logique ou ventuellement 2 botiers.
Lquation logique dun multiplexeur 4 entres peut sexprimer de la manire suivante :
Y = A1 A0 E0 + A1 A0 E1 + A1 A0 E2 + A1 A0 E3

Si on souhaite raliser la fonction : F = ABC + ABC + AB

36
On peut identifier les 2 relations de la manire suivante :
= A1 A= A0 B
=E0 C=E1 C=E2 0=E3 1

On construit donc la fonction F avec 1 multiplexeur 4 entres et 1 inverseur :

7.2 Les dcodeurs / dmultiplexeurs

Le dmultiplexeur suit le principe inverse du multiplexeur : lentre unique est dirige sur la
sortie correspondant ladresse applique.
Exemple : dmultiplexeur 4 voies.

Le dmultiplexeur correspond surtout une dfinition thorique. En pratique on utilise plutt les
dcodeurs qui suivent le mme principe que les dmultiplexeurs. Pour les dcodeurs, la sortie
active prend la valeur 0 tandis que les sorties non actives sont ltat 1.
Exemple : dcodeur 4 voies

Ralisation dune fonction logique quelconque :

Comme pour les multiplexeurs, il est possible de raliser nimporte quelle fonction logique avec
un dcodeur et des portes NAND.

Exemple : on veut raliser la fonction logique F = CBA + CBA + CBA + CBA

37
On peut crire cette fonction de la faon suivante : F = m 1 + m 3 + m 4 + m 7
O les m i reprsentent les mintermes des combinaisons dentres qui donnent F = 1.

Avec un dcodeur 3 entres dadressage on peut slectionner 7 sorties ltat bas. Pour chaque
combinaison dentre, une seule sortie passe 0, les autres restent 1. La fonction est donc
ralise si on relie les sorties dsires une porte NAND.
F = m1 + m3 + m4 + m7 = m1.m3 .m4 .m7 = S1.S3 .S 4 .S7

Ainsi, lorsque lun des mintermes de mise 1 de la fonction est fourni en combinaison dentre
du dcodeur, la sortie correspondante passe 0 (toutes les autres sont 1) et on obtient un 1 en
sortie de la NAND. Si un autre minterme est fourni en entre, la fonction reste 0 car la sortie
correspondante nest pas relie la NAND.

7.3 Les comparateurs

Un comparateur binaire est un circuit logique qui effectue la comparaison entre 2 nombres
binaires gnralement nots A et B.
Il possde 3 sorties notes A = B, A > B et A < B qui indiquent le rsultat de la comparaison
comme suit :
Si le nombre A est gal au nombre B (A = B), la sortie A = B passe l'tat 1 tandis que
les sorties A>B et A<B passent l'tat 0.
Si le nombre A est strictement suprieur au nombre B, seule la sortie A>B passe l'tat 1.
Si le nombre A est strictement infrieur au nombre B, seule la sortie A<B passe l'tat 1.
Principe de base
Le principe consiste comparer dabord les bits les plus significatifs (Most Significant Bit ou
MSB). Sils sont diffrents, il est inutile de continuer la comparaison. Par contre sils sont gaux,
il faut comparer les bits de poids immdiatement infrieur et ainsi de suite.
Organigramme pour deux mots de deux bits A(a0 , a1 ) et B(b0 , b1 )

38
Tableau danalyse.
Soit comparer les deux chiffres binaires A et B. Examinons les cas o A = B, A > B et A < B.

Le comparateur 7485
Le 7485 est un comparateur de 2 mots A et B de 4 bits. Les sorties indiquent si A<B, A=B ou
A>B. Dans le schma suivant, les bits A 3 et B 3 sont les bits de poids forts et les bits A 0 et B 0 les
bits de poids faibles.

Les sorties (A<B, A=B, A>B) out indiquent ltat de la comparaison en fonction des entres A i , B i
et (A<B, A=B, A>B) in . Les entres (A<B, A=B, A>B) in apportent des informations rsultant de
comparaisons effectues sur des tranches de bits moins significatives. Ceci est trs utile pour la
mise en cascade de comparateurs afin de comparer des mots de plus de 4 bits.
Exemple : comparaison de 2 mots de 4 bits.

39
Pour une comparaison sur 4 bits, on ne considre pas le rsultat sur des bits infrieurs. Pour cela
on met donc (A=B) in = 1. On considre en fait que tout ce qui est antrieur aux bits que lon
compare est gal et par consquent non significatif pour une comparaison.
On peut dfinir les quations de sortie de la manire suivante :

Remarques :
On ne peut comparer que les amplitudes par cette mthode. Si on utilise des nombres signs, le
bit de signe doit tre trait sparment.
Les temps de propagation du signal augmentent rapidement avec le nombre de bits comparer
lorsque lon met les boitiers en cascade.

7.4 Les additionneurs

7.4.1 Additionneur binaire lmentaire

Le but est de raliser un circuit effectuant la somme de 2 digits binaires en fournissant le digit
somme S et le digit report R.

40
Remarques :
La porte (1) permet de minimiser le nombre de cellules NAND ncessaires la
ralisation de ces fonctions.
Ce systme est un demi-additionneur car il ne tient pas compte de la retenue de ltape
prcdente.
7.4.2 Additionneur binaire complet
On tient compte dans ce cas de la retenue.
Exemple :

On doit construire la fonction ayant a, b, R n en entres et S, R n+1 en sortie.

41
Remarque :
Une analyse intuitive du fonctionnement de cet additionneur permet de minimiser le nombre de
composants et par suite dobtenir un circuit rponse rapide. En effet pour raliser une fonction
logique particulire, lassociation de portes logiques la plus simple ne correspond pas toujours au
schma logique le plus simple.
Ainsi on peut simplifier la fonction R n+1 de la manire suivante :

Cette ralisation est donc prfrable car elle utilise le terme (ab) qui est dj construit pour
raliser la fonction S.

7.4.3 Modes dutilisation des additionneurs

On peut distinguer 2 types de montage pour additionner des mots de n bits : le montage srie et le
montage parallle.

42
Montage srie :
Dans ce cas on utilise un seul additionneur complet qui effectue laddition de chaque bit amen en
srie. Le rsultat de laddition sur chaque bit est ensuite mmoris dans des registres. La retenue
quant elle est directement reboucle sur ladditionneur. Il faudra donc initialiser lentre R n
avec un 0 pour laddition du premier bit.

Montage parallle :
Dans ce cas on utilise autant dadditionneurs complets quil y a de bits dans les 2 mots
additionner. On peut donc additionner des mots en parallle.

Remarque :
Le fonctionnement est plus rapide pour le montage en parallle mais il ncessite galement plus
de matriel.

43
Chapitre 8 : Aspects techniques des
circuits combinatoires

Dans les chapitres prcdents, nous avons abord la conception des circuits logiques sans tenir
compte de leurs modes de matrialisation. Il est bon de garder en mmoire que les circuits
lectroniques numriques sont rgis par les lois de l'lectronique.

9.1 La reprsentation des tats logiques.

Comme nous n'avons reprsenter que deux tats logiques, plutt que de leur associer chacun
une tension donne, nous leur associerons une plage de tensions. Ce mode de reprsentation
prsente l'avantage de ne pas imposer l'tablissement d'une tension prcise et permet mme
d'envisager la superposition d'un bruit sur cette tension sans quitter la plage significative.

9.2 Les familles logiques

Il existe une multitude de familles logiques. Citons les plus anciennes dans leur ordre d'apparition
sur le march.

La famille TTL comporte plus de 800 types de circuits diffrents. Pour faciliter son implantation
(augmentation du degr d'intgration, niveau de tension, vitesse, consommation), elle a donn
naissance une srie de sous-familles.
Ds 1976, une nouvelle technologie apparat (MOS complmentaire). Elle porte le nom de
CMOS (Complementary Metal Oxide Semiconductor).
Comme la famille TTL, l'volution des technologies conduit la cration de nouvelles sous-
familles.
Il faut remarquer la compatibilit des numros des circuits CMOS avec ceux de la famille TTL.
Deux sous-familles CMOS acceptent des tensions d'alimentation diffrentes de la tension
normale (5 volts)
44
9.3 Principe de fonctionnement
La famille TTL est une amlioration de la famille DTL. Le circuit Diode dentre est remplac
par un transistor multi-metteur.

Lorsque lun des entres (V 1 par exemple) est au potentiel 0, la jonction BE 1 est
passante. Le courant collecteur est nul. Le transistor de sortie est bloqu.
45
 Inversement, lorsque les deux entres sont au potentiel +V, Les jonctions BE 1 et BE 2 sont
bloques. Cest la jonction BS qui est alors passante et le transistor de sortie est passant.
Le transistor multi-metteur a une vitesse de commutation suprieure celle du circuit
diode.

9.4 Terminologie des circuits numriques

Pour faciliter la description des caractristiques lectriques des circuits logiques, une convention
d'criture a t adopte par les fabricants.

8.4.1 Dfinition de la terminologie courante

ICC = courant d'alimentation
ICCH = courant d'alimentation pour toutes les sorties au niveau haut
ICCL = courant d'alimentation pour toutes les sorties au niveau bas
IIH = courant d'entre au niveau haut
IIL = courant d'entre au niveau bas
IOH = courant de sortie au niveau haut
IOL = courant de sortie au niveau bas
IOS = courant de court-circuit (sortie la masse)
VCC = tension d'alimentation pour le circuit TTL
VDD = tension d'alimentation pour le circuit CMOS
VIH = tension d'entre au niveau haut
VIL = tension d'entre au niveau bas
VOH = tension de sortie au niveau haut
VOL = tension de sortie au niveau bas

8.4.2 Tensions d'entre

Les tensions appliques aux bornes des entres des circuits intgrs numriques doivent
appartenir aux zones de tensions admissibles. Pour un circuit de type 74ALS00, une entre
recevant une tension comprise entre 0 et 0,8 V sera considre au niveau logique 0. Une entre
recevant une tension entre 2 et 5V sera considre comme une entre 1.

46
Il convient de noter que les valeurs de VIL (max) et VIH (min) dpendent des technologies
utilises.
8.4.3 Niveaux de fonctionnement et alimentation
TTL, srie 74

CMOS, srie 40
La tension dalimentation peut varier entre + 3 V et + 12 V.
La consommation est trs faible aux basses frquences La consommation est dpendante
essentiellement de la frquence des transitions.
Vitesse faible. Une porte ragit entre 70 ns et 200 ns. La vitesse dpend de la tension
dalimentation.

9.5 Porte trois tats

Une porte trois tats est un circuit dont on se sert pour contrler le passage d'un signal logique. Il
comporte trois tats de sortie (haut, bas et haute impdance). Ce nouvel tat dit 'haute impdance'
ne fait que rendre flottante la ligne de sortie.
Ce type de circuits est abondamment utilis dans les processeurs pour permettre la circulation
bidirectionnelle de l'information.

47
9.6 Rappel sur le fonctionnement du transistor
Un transistor quil soit de technologie bipolaire (NPN/PNP) ou MOS (canal N ou P) se comporte
comme un interrupteur quand il est utilis en mode bloqu/satur dans des circuits logiques.
Lorsquil est satur (ou passant), cest un interrupteur ferm, le courant peut passer entre le
collecteur et lmetteur ou entre la source et le drain. Lorsquil est bloqu, cest un interrupteur
ouvert, le courant ne passe pas.
Transistor bipolaire NPN ou MOS canal N
Transistor bipolaire PNP ou MOS canal P

La sortie logique
Les circuits intgrs logiques en technologie TTL (transistor to transistor logic) tels que ceux
de la famille 7400, et les micro-processeurs / micro-contrleurs en technologie CMOS
(Complementary MOS) offrent des sorties sur lesquelles une tension reprsente la valeur
logique.
Pour une tension dalimentation de 5V : en TTL, les 1 logique est reprsent par une tension
allant de 2,4V 5V, le 0 logique par une tension de 0V 0,8V. en CMOS, le 1 logique est
quasiment 5V et le 0 logique 0V.
La sortie logique classique
Le schma quivalent de la sortie correspond 2 transistors NPN et PNP commands de
faon complmentaire. Lorsque lun est bloqu, lautre est passant et inversement
48
Ainsi lorsque le transistor du bas est bloqu et celui du haut est satur, on retrouve une tension
proche de 5V en sortie. Dans le cas contraire, cest le 0V quon retrouve en sortie. Du fait de la
technologie NPN/PNP des transistors, on retrouvera plutt 4,6V (5V 0,4V) pour un 1 logique et
0,4V pour un 0 logique. Ces 0,4V correspondent la tension minimale aux bornes du transistor
NPN (collecteur - emetteur).
Avec les circuits de technologie CMOS, au lieu davoir des transistors NPN/PNP, on retrouve
deux transistors MOS complmentaire (do le terme CMOS).
Le fonctionnement est identique, mais en sortie on retrouve quasiment 5V pour la valeur logique
1 et 0V pour la valeur logique 0.
En rsum, la sortie classique impose une tension proche de 5V pour un 1 logique et proche de
0V pour un 0 logique.

8.4.1 Collecteur Ouvert

Pour faciliter la ralisation d'interfaces entre l'lectronique numrique et l'lectronique analogique
(par exemple diodes luminescentes) ou des lments lectromcaniques (relais), les utilisateurs
demandaient la possibilit de disposer de courants de sortie plus importants. Pour offrir cette
performance, les fabricants ont propos des circuits dont l'tage de sortie est un transistor
collecteur ouvert, ce qui permet l'utilisateur de disposer de la totalit du courant dbit par le
transistor.

Dans ce cas, on comprend bien que le 0 logique est pris en charge par le transistor restant. En
effet, lorsque le transistor est satur, une tension de 0V sera prsente en sortie (interrupteur
ferm).
Par contre, lorsquon a un 1 logique en sortie, le transistor est bloqu (interrupteur ouvert) et
finalement aucune tension ne se retrouve en sortie.
Pour terminer le travail, il va falloir tirer la tension quon souhaite retrouver en sortie en
utilisant une rsistance quon placera entre la sortie et lalimentation 5V.
Ainsi, quand le transistor sera satur, la sortie sera toujours 0V (mais on aura une
consommation de courant dans la rsistance). Quand le transistor sera bloqu la rsistance
49
 tirera la tension de sortie une valeur proche de 5V. Cest ce quon appelle une rsistance de
pull-up puisquelle tire la tension vers le haut (+5V).

Utilit du collecteur ouvert

1) Commander une charge avec une tension diffrente de 5V

Supposons que nous ayons un voyant 12V allumer, la sortie collecteur ouvert nous permet de
le commander directement ( condition que le courant demand par la charge et que sa tension
dalimentation ne dpasse pas les caractristiques du transistor dont le collecteur est ouvert).
Lorsque le transistor est satur (interrupteur ferm), la tension au collecteur passe 0V, le voyant
est alors aliment sous 12V

50
Chapitre 9 : La logique squentielle

9.1 Rappels sur la logique squentielle

Jusqu prsent nous navons tudi que des circuits logiques combinatoires, cest dire dont la
rponse ne dpend pas du temps. Nous allons maintenant nous intresser aux circuits squentiels
et pour cela dfinir quelques termes relatifs ce type de logique.

Circuit combinatoire : la sortie ne dpend pas du temps. Une combinaison dentre donne
toujours la mme rponse en sortie du circuit.

Circuit squentiel : la sortie dpend des entres et de ltat antrieur de la sortie du

circuit. Pour une mme combinaison dentre on peut avoir des sorties diffrentes des
instants diffrents.

Circuit squentiel asynchrone : les entres peuvent varier des instants quelconques et
feront voluer directement la sortie du circuit.
Circuit squentiel synchrone : le changement dtat de la sortie ne peut se produire qu
des instants dtermins par une entre horloge H.

Chronogramme : cest un schma qui reprsente les valeurs successives (0 ou 1) des

variables logiques en fonction du temps.

51
9.2 Les bistables asynchrones
9.2.1 Le bistable RS
Cest le circuit le plus simple. Son rle consiste noter la prsence dune information fugitive et
la conserver lorsque linformation disparat.

Lentre R correspond lentre reset (mise 0 de la sortie Q).

Lentre S correspond lentre set (mise 1 de la sortie Q).
La sortie Q est le complment de la sortie Q.
Il existe 2 manires de raliser cette fonction.

Mthode 1 : Ralisation avec des NOR.

Cas 1 : Si R = S = 0 et Q = 0
On a alors Q= 1 ce qui implique Q = 0
Le systme est stable et les sorties sont complmentaires.
Si on prend Q = 1 comme condition initiale on obtient Q = 1 et Q = 0

Cas 2 : Si R = 0 et S = 1
On a alors Q = 0 (car S = 1) ce qui implique Q = 1
Le systme est stable et les sorties sont complmentaires.
Cas 3 : Si R = 1 et S = 0
On a alors Q = 0 (car R = 1) ce qui implique Q = 1
Le systme est stable et les sorties sont complmentaires.
Cas 4 : Si R = 1 et S = 1
On a alors Q = 0 (car S = 1) et Q = 0 (car R = 1)
Le systme est stable mais les sorties ne sont pas complmentaires.
On peut donc dduire de ltude prcdente la table de vrit de la bascule RS :

52
Le cas o lon tente de forcer la bascule en set et en reset en mme temps est considr comme
tant interdit bien que le systme soit stable. En effet, les sorties ntant pas complmentes, cela
na aucune utilit pratique. En pratique, il faudra donc mettre en uvre un dispositif qui empche
lactivation simultane du set et du reset.

La table de vrit ci-dessus du bistable nous a permis de calculer le rgime permanent. Le rgime
transitoire peut tre exprim par la relation suivante :
Q += S + RQ

Mthode 2 : Ralisation avec des NAND.

Remarque : pour ce type de ralisation, les entres set et reset sont actives 0 contrairement la
mthode prcdente.
En faisant la mme tude que prcdemment on peut dduire la table de vrit suivante :

On retrouve le cas interdit lorsque les entres set et reset sont actives en mme temps.

Exemple : Rponse dune bascule RS.

53
9.2.2 Le bistable JK
Ce bistable est ralis partir dun bistable RS pour lequel on dfinit R = KQ et S = J Q

On peut laborer la table de vrit de ce bistable partir de celle du bistable RS.

Cas 1 : Si J n = K n , on obtient R n = S n = 0 do Q n+1 = Q n

Cas 2 : Si J n = 0 et K n = 1, on obtient R n = Q n et S n = 0
pour Q n = 0 on a Q n+1 = 0
pour Q n = 1 on a Q n+1 = 0

Cas 3 : Si J n = 1 et K n = 0, on obtient R n = 0 et S n = Q n
pour Q n = 0 on a Q n+1 = 1
pour Q n = 1 on a Q n+1 = 1

Cas 4 : Si J n = K n = 1, on obtient R n = Q n et S n = Q n
pour Q n = 0 on a Q n+1 = 1
pour Q n = 1 on a Q n+1 = 0

La table de vrit du bistable JK est la suivante :

Remarque : A noter que pour ce bistable il ny a plus de cas interdit.

L quation de transition de la bascule JK est dduite de sa table de vrit simplifie

+
Q= JQ + KQ

9.3 Les bistables synchrones

9.3.1 Principe
Les entres des bascules sont valides par un signal auxiliaire appel signal dhorloge H.

54
Lorsque H=0, le circuit est fig, cest dire quil ny a pas de changement dtat possible en
sortie.
Lorsque H=1, le circuit fonctionne en mode asynchrone.

9.3.2 La bascule RS synchrone

Le schma de principe est le suivant :

Table de vrit :

Rponse dune bascule RS et dune bascule RS synchrone :

La bascule RS a une raction instantane tandis que la bascule RS synchrone a une raction
conditionne par H.

55
9.3.3 La bascule D
Cest un bistable avec une seule entre D. Il est obtenu partir dun bistable RS pour lequel on a
R= S = D. Dans ce cas la combinaison interdite R = S = 1 est impossible.

Ce bistable est utilis pour raliser des registres dans lesquels on peut stocker des informations
sans les modifier chaque coup dhorloge.

9.3.4 La bascule JK synchrone

Table de vrit:

9.3.5 La bascule T
On relie entre elles les 2 entres dune bascule JK pour former une entre unique T.

56
Table de vrit:

Remarque : si lon considre une bascule T dont le basculement a lieu sur le front montant de
lhorloge et pour laquelle T = 1, on obtient alors un diviseur de frquence par 2.

9.4 Les entres de forage

Les bascules peuvent galement tre munies dentres supplmentaires asynchrones et
prioritaires. Ces entres dterminent ltat de la sortie Q quels que soient les tats des entres
synchrones et de lhorloge.

Lentre Clear, note C, permet de forcer Q 0.

Lentre Preset, note P, permet de forcer Q 1.

Ces entres sont dans la plupart des cas actives 0.

9.5 Les modes de basculement des bistables

9.3.1 Le mode Latch
Linformation est transfre lorsque H passe 1. La sortie Q peut varier selon ltat des entres
tout le temps que H est gal 1.

57
Exemple : pour la bascule D

Remarque:
Le problme avec ce mode de basculement est que lon ne peut pas enregistrer une information
un instant t . La sortie Q conserve en effet la valeur de D linstant t +t.
0 o
9.3.2 Le mode Edge Triggered
Pour enregistrer une valeur dentre un instant t0, on prend en compte le changement de la
bascule sur un front dhorloge. Pour un front montant on a un positive edge triggered et pour
un front descendant on a un negative edge triggered. Linformation est conserve jusquau
prochain front dhorloge.

Pour produire une impulsion suffisamment courte sur front montant, on ajoute le circuit A. de
mme, pour produire une impulsion courte sur le front descendant, on ajoute le circuit B.
La dure de limpulsion est gale la dure de retard ou au temps de fonctionnement de
linverseur.

Les diagrammes dimplantation et les symboles des bascules fonctionnant sur le front de
lhorloge sont reprsents ci-dessous :

58
Exemple : pour un "positive edge triggered"

9.3.3 Le mode Pulse Triggered

Dans ce mode, les informations doivent rester stables tant que H est ltat haut. Linformation
est prise en compte sur le front montant de lhorloge mais elle est transfre en sortie sur son
front descendant. Ce genre de dispositif porte le nom de matre-esclave.

Exemple: pour un bistable JK

9.3.4 Le mode Edge Triggered with Data Lock-out

Identique au mode prcdent part que les entres peuvent varier pendant que lhorloge se trouve
ltat haut.

Exemple : pour une bascule

JK

59
9.6 Table de Transition et Graphe dEtat
Tout couple QQ + est appel transition dune bascule. Une bascule peut avoir deux tats, donc 4
transitions possibles: (0,0), (0,1), (1,0), et (1,1).
Les transitions peuvent tre reprsentes par une table de transitions ou par un graphe des tats.

Le graphe des tats est un graphe orient qui comporte des cercles (un cercle pour chaque tat
possible) et des flches. Lorigine de chaque flche dfinit ltat prsent (Q), et lextrmit, ltat
futur (Q+). A chaque flche est associe une condition de transition dun tat prsent un tat
futur.

Tables de transition et graphes des tats des diffrentes bascules

A partir des tables de vrit des diffrentes bascules, on dresse la table de transition rsume et
les graphes des tats des bascules T, SR, D, et JK.

60
Chapitre 10 : Applications des Circuits
Squentielles

10.1 Les registres de mmorisation

Un registre de mmorisation est un ensemble des bascules ayant la mme horloge et permettant
de stocker une information de plusieurs bits. La figure ci-dessous montre un exemple de
ralisation utilisant des bascules D (ce pourrait tre aussi des bascules JK).

10.2 Registres dcalage

Un registre dcalage de n bits est un ensemble de n bascules, souvent D, connectes en srie
selon le modle suivant :

Lors de chaque front actif de lhorloge, la sortie dune bascule recopie linformation prsente
son entre, do :
Di = Qi 1

Cest un dcalage de linformation.

Les divers types de registres dcalage sont les suivants :

61
10.3.1 Registres entre srie et sortie srie
Linformation se propage dans le registre
sans que les tages intermdiaires soient
accessibles. Ce type convient aux registres
de grandes longueurs

10.3.2 Registres entre srie et sortie parallle

Dans cette structure tous les tages sont

accessibles. Ce type est utilis pour
transformation srie-parallle dune
information. Ce type convient aux registres de
taille moyenne

10.3.3 Registres entre parallle et sortie parallle

On affiche tous les registres en parallle, et ils

sont accessibles en parallle aussi. Ce type
convient aux registres de taille moyenne

10.3.4 Registre universel

Cest un registre qui permet le dcalage droite ou gauche, dcalage combin avec les
possibilits dentre et de sortie sries ou parallles. Les tailles sont moyennes.

10.3.5 Application du dcalage

Multiplication ou division dun nombre
binaire par 2n.
Conversion srie parallle, ou parallle
srie.
Division de la frquence dimpulsions
par un nombre n.
Ci-joint on donne un exemple de division de
frquence par n=3.
62
Le chronogramme des signaux est
reprsent ci-dessous

10.3.6 Exemple de registre dcalage universel integral

La figure ci-dessous reprsente le schma de brochage du circuit intgr 74LS194 4 bits.

Ce registre comporte :
une entre horloge (clock) ;
une entre mise zro (clear), qui met les quatre sorties QAQB QC QD zro.
Deux entres de commande S0 et S1 qui dterminent le mode de fonctionnement du
registre :
S1S0 =00 le registre conserve son tat;
S1S0 =01 dcalage droite;
S1S0 =10 dcalage gauche;
S1S0 =11 chargement du registre (la combinaison binaire dentre ABCD est transmise
aux sorties QA , QB , QC , QD .
Quatre entres A, B, C, D qui servent au chargement ;
Une entre srie SL pour le dcalage gauche ;
Une entre srie SR pour le dcalage droite ;
Quatre sorties QA , QB , QC , QD
Ce registre dcalage est tel que :

La mise zro est prioritaire sur toutes les autres commandes et seffectue
indpendamment de lhorloge (mise zro asynchrone) ;
Les commandes lies ltat de S1S0 sont synchrones de lhorloge sur un front montant
(positive edge triggered) .
63
10.3 Les Compteurs
Un compteur est un registre particulier dont le contenu (les sorties) passe de la valeur n la
valeur n+1 aprs application dune impulsion de progression.
Les sorties dun compteur peuvent tre codes dans un code binaire donn (binaire naturel. BCD,
code de Gray, 2-parmis-5, EX-3,..etc.).
Dans certains cas le contenu du compteur) passe de la valeur n la valeur n-1 aprs
lapplication dune impulsion. Cest le dcomptage.

Il existe deux types de structures : Synchrone et Asynchrone.

10.3.1 Compteurs Asynchrone

On souhaite raliser un compteur modulo 6 avec des bascules JK dclenches sur front montant de
lhorloge. Ceci peut tre ralis avec un compteur asynchrone car le cycle gnrer peut se
reprsenter avec un cycle binaire naturel. On utilise autant de bascules quil y a de bits
ncessaires la reprsentation des nombres du cycle. Ici il nous faut donc 3 bascules puisque le
plus grand nombre reprsenter est 5 qui est cod sur 3 bits.
Si on dsigne par Qa, Qb, Qc les sorties des 3 bascules (Qa reprsente le bit de poids le plus
faible), le chronogramme du compteur raliser sera le suivant. :

On remarque quun changement dtat de la sortie Qa peut tre dclench par le front montant de
lhorloge. Le changement de la sortie Qb est dclench par le front descendant de Qa (ou le front
montant de Qa ) et celui de la sortie Qc est dclench par le front descendant de Qb (ou le front
montant de Qb ) pendant le cycle. Lhorloge sera donc relie la bascule a, la sortie Qa servira
dhorloge pour la bascule b et la sortie Qb servira dhorloge pour la bascule c.

Pour les 3 bascules on souhaite obtenir un changement dtat de la sortie chaque coup dhorloge
de chacune dentre elles. Daprs la table de transition cite auparavant, il faut que J = 1 et K = 1
pour chacune des bascules.

Dans ces conditions, le compteur suit un cycle binaire naturel sur 3 bits, cest dire quon obtient
un compteur modulo 8. Lorsque les 3 bascules sont ltat 1, le prochain coup dhorloge
provoque une mise 0 de toutes les sorties. Le cycle reprend donc partir de 0.

64
Si on veut obtenir un compteur modulo 6, il faut imposer un reset des 3 bascules lorsque la valeur
6 est obtenue.
Le compteur asynchrone est ralis de la manire suivante :

Remarque
Ici la mise zro des 3 bascules nest pas dfinie par la dtection de 6 (code binaire 110) mais
seulement par la mise 1 des 2 bits de poids forts. En effet ces 2 bits sont 1 uniquement pour
les codes binaires de 6 et de 7 qui sont hors du cycle raliser. De cette faon on a donc un reset
du compteur galement dans le cas o celui-ci se trouverait 7 dans son tat initial.

Remarque
Lavantage des compteurs asynchrones est quils ncessitent la mise en place dun systme
combinatoire trs simple. Cependant on ne peut pas raliser des compteurs cycles quelconques
avec ceux-ci. La mise en uvre des compteurs asynchrones se fait en effet de manire assez
intuitive. Pour raliser un compteur quelconque on appliquera donc plutt la mthode de
ralisation qui est celle des compteurs synchrones.

10.4 Compteurs Synchrones

Dans la structure synchrone, limpulsion est applique directement lentre horloge de toutes
les bascules du compteur, tandis quun circuit combinatoire calcule et applique les fonctions
combinatoires agissant sur les entres dinformation (J, K, ou D) associes.

Dans cette structure toutes les bascules commutent en mme temps.

Synthse dun compteur synchrone

On commence la synthse dun compteur synchrone par construction de la table de transition
complte. La forme gnrale de cette table est la suivante :

Le tableau ci-dessous reprsente la table de transition dun compteur binaire trois tages (ou
compteur modulo-8 cycle complet) avec des bascules D, pour lesquelles D=Q+.

65
LHorloge ne figure pas dans la table De transition. Il est implicite quune ligne donne une
transition de ltat prsent ltat futur sous laction de lhorloge.
Les sorties sont les tats prsents.
Le rseau combinatoire dentres de bascules D2 D1 D0 se calcul en fonction des tats prsents et
des entres (ici seulement lhorloge).
A partir de la table de transition ci-dessus, on dresse des tableaux de Karnaugh pour calculer les
entres bascules.
Le logigramme du compteur avec des bascules D est reprsent ci-dessous.
Le chronogramme est reprsent galement ci-dessous.

66
Compteur ralis sur des bascules JK
Des bascules JK peuvent tre utilises aux places des bascules D dans le compteur prcdent. La
table de transition du compteur avec des bascules JK est donne dans le tableau ci-dessous. Les
fonctions dentres synchrones J et K des bascules sont calcules partir de ltat prsent du
compteur ( Q2Q1Q0 ) et de ltat futur ( Q2 + Q1+ Q0 + ) en tenant compte de la table de transition de la
bascule JK.

67
Alors on dresse des tableaux de Karnaugh pour les entres synchrones des bascules en fonction
de ltat prsent des bascules Q2 , Q1 et Q0 .
Le logigramme du compteur avec des bascules JK est donn ci-desous.
Le chronogramme du compteur est le mme comme pour le cas des bascules D

Remarque : En gnral, les rseaux combinatoires des compteurs avec bascules JK sont plus simples que
ceux avec bascules D. Mais le calcul de ces rseaux est plus compliqu, et les bascules JK sont plus
coteuses que les bascules D.

10.5 Synthse dun compteur double direction avec cycle incomplet

Appliquons la mthode de la synthse sur un compteur modulo-5. Introduisons un signal X de
commande de direction de comptage. X=0 pour le comptage et X=1 pour le dcomptage. Les
transitions dtat du compteur sont reprsentes sur un graphe des tats avec le signal X comme
condition de transition. Les tats lintrieur des cercles peuvent tre reprsents en binaire ou
par leur quivalents dcimaux.

68
Les combinaisons des entres non utilises peuvent tre limines de la table de transition. A
laide des tableaux de Karnaugh ci-dessous, on calcule les fonctions logiques des entres
synchrones des bascules D2 , D1 et D0 en fonction de lentre X et les tats prsents des bascules.

Le logigramme du compteur est facile construire partir des expressions logiques des entres
dinformation des bascules.

69
Chapitre 11 : Analyse Et Synthese Des
Circuits Sequentiels

11.1 Analyse des circuits squentiels

Lanalyse dun circuit squentiel a lobjectif de trouver la squence de sortie du circuit pour une
squence dentre donne.

Lanalyse est effectue laide des tables de transition et graphe des tats.

Pour construire une table de transition dun circuit squentiel donn :

1) on trouve les quations logiques pour les entres dinformation des bascules et pour la
sortie ;
2) on tire lquation dtat futur pour chaque bascule :
Pour D : Q + = D
Pour SR : Q += S + RQ
+
Pour JK : Q= JQ + KQ
+
Pour T : Q = T Q
3) on trace une carte dtat futur pour chaque bascule ;
4) on rassemble ces cartes pour former la table de transition du circuit ;
5) on ajoute la fonction de sortie la table.

Il existe deux cas :

a) si la sortie dpend seulement de ltat des bascules et ne dpend directement de lentre
du circuit, une seule colonne est ncessaire pour cette sortie. Cest la machine de
MOORE.
b) si la sortie dpend directement de lentre, une colonne pour chaque entre et ncessaire.
Cest la machine de MEALY.

La table de transition est ensuite traduite en un graphe des tats, de lequel on trouve la squence
de sortie.

EXEMPLE 1.
Construire la table de transition de sortie et le
graphe des tats pour le circuit de MOORE
donn dans la figure ci-joint et trouver la
squence de sortie pour une squence d entre :
X=001100111010001-

70
 3) Les cartes dtat futur pour chaque bascule :
4) la table de transition du circuit

Remplaons 00 par S0 ; 01 par S1 ; 10 par S2 ; et 11 par S3. On obtient la table ci-dessous.

5) Cette table est reprsente par le graphe des tats suivant. Chaque cercle du graphe
dtats reprsente un tat du circuit (chaque tat reprsente une combinaison particulire
des tats des bascules). La sortie correspondante chaque tat est associe avec cet tat
parce que cette sortie dpend seulement de cet tat.

6) Pour lentre donne on dduit la squence de la sortie du circuit :

71
EXEMPLE 2.
Construire la table de transition de sortie
et le graphe des tats pour le circuit de
MEALY donn ci-joint et trouver la
squence de sortie pour une squence
dentre :
X=0 0 1 1 0 1 1 1 0 0 0 1 1 0 1 0 1 1 0 1

4) Les cartes dtat futur pour chaque bascule ;

5) la table de transition du circuit est le suivant :

On peut remplacer chaque tat des bascules par un symbole reprsentant cet tat.
Remplaons 00 par S 0 ; 01 par S 1 ; 10 par S 2 ; et 11 par S 3 . On obtient la table ci-dessous. Cette
table est reprsente par le graphe des tats

La sortie Y dpend de ltat des bascules (S0 , S1 , etc.) et de lentre X, donc Y est associ avec
lentre X (X/Y) prs de chaque flche comme condition de transition et rsultat de cette
condition.

Pour lentre donne on dduit la squence de la sortie du circuit.

72
11.2 Synthse des circuits squentiels
La premire tape de la synthse est de construire le graphe dtat du circuit. Ce graphe peut tre
dduit du cahier de charge du circuit. Le graphe est traduit en table de transition et de sortie.
Cette table peur tre simplifie, si possible. De la table simplifie on tire les cartes dtat futur
pour chaque bascule pour former la table de transition dveloppe avec les entres des bascules
associes. La synthse est continue de la mme manire comme pour les compteurs.

a. Simplification de la table de transition et de sortie

Deux tats ayant les mmes tats futurs et les mmes sorties pour chaque entre sont quivalents.
On peut liminer un de ces tats de la table et remplacer le symbole de cet tat dans le reste de la
table par le symbole dtat qui reste.

Exemple :
On donne le graphe dtat pour un circuit
squentiel ci-joint. Donner la table de
transition et de sortie simplifie pour ce
graphe.

Le graphe dtats est traduit facilement en

une table de transition

On fait laccordance des lignes de la table pour trouver les tats quivalents et liminer les tats
superflus.
Les tats quivalents sont :
C, E, et G. E et G sont limin et remplacs par C
B et H. H est limin et remplac par B.
D et I. I est limin et remplac par D.
Alors on obtient la table de transition et de sortie simplifie :

73
Ensuite on continue la synthse comme pour les compteurs.
Remplaons chaque tat de la table simplifie ci-dessus par un code binaire. Pour coder 5 tats du
circuit il faut utiliser 3 bits :
A000
B 0 0 1.
C 0 1 0.
D 0 1 1.
F 1 0 0.

La table de transition dveloppe est reprsente ci-dessous. Dans cette table on dresse les entres
des bascules. Les combinaisons dentre et dtat prsent non utilises dans la table sont des
conditions indiffrentes.

A laide des tables de Karnaugh on trouve les fonctions logiques pour les entres des bascules J et
K en fonction de lentre X et ltat prsent Q2Q1Q0 (comme pour les compteurs).

74
Chapitre 12 : Chane Dacquisition
Numrique Et Convertisseurs Analogique-
Numrique Et Numrique-Analogique
Les systmes numriques (ordinateurs, voltmtre numrique, etc.) ne traitent que les donnes
numriques (sous forme binaire). Or le monde qui nous entoure est prdominance analogique
(temprature, vitesse, pression, poids, ). Les signaux analogiques, pour tre traits, doivent tre
convertis en signaux numriques. Aprs traitement, il faut une conversion de ces signaux
numriques traits en signaux analogiques. Voil pourquoi il faut avoir lentre et la sortie des
systmes numriques, une interface de conversion numrique analogique et une interface de
conversion analogique numrique pour ladaptation des signaux.

12.1 Principe
Une chane d acquisition numrique peut se reprsenter selon la figure suivante :

Elle est souvent associe une chane de restitution :

On peut dfinir trs simplement le rle de chacun des lments.

I. Capteur
Il est linterface entre le monde physique et le monde lectrique. Il va dlivrer un signal
lectrique image du phnomne physique que lon souhaite numriser. Il est toujours associ un
circuit de mise en forme.

II. Amplificateur de signal

Cette tape permet dadapter le niveau du signal issu du capteur la chane globale dacquisition.

75
 III. Filtre dentre
Ce filtre est communment appel filtre anti-repliement. Son rle est de limiter le contenu
spectral du signal aux frquences qui nous intressent. Ainsi il limine les parasites. Cest un
filtre passe bas que lon caractrise par sa frquence de coupure et son ordre.

IV. Lchantillonneur
Son rle est de prlever chaque priode dchantillonnage (Te) la valeur du signal. On lassocie de
manire quasi-systmatique un bloqueur. Le bloqueur va figer lchantillon pendant le temps
ncessaire la conversion. Ainsi durant la phase de numrisation, la valeur de la tension de
l chantillon reste constante assurant une conversion aussi juste que possible. On parle
dchantillonneur bloqueur.
V. Le convertisseur analogique numrique (CAN)
Il transforme la tension de lchantillon (analogique) en un code binaire (numrique).

VI. La zone de stockage

Elle peut tre un support de traitement (DSP, ordinateur), un lment de sauvegarde (RAM,
Disque dur) ou encore une transmission vers un rcepteur situ plus loin.

VII. Le convertisseur numrique analogique (CNA)

Il effectue lopration inverse du CAN, il assure le passage du numrique vers lanalogique en
restituant une tension proportionnelle au code numrique.

VIII. Le filtre de sortie

Son rle est de lisser le signal de sortie pour ne restituer que le signal utile. Il a les mmes
caractristiques que le filtre dentre.

IX. Amplificateur de puissance

Il adapte la sortie du filtre la charge.

12.2 Performances globale

Frquence de fonctionnement
On peut dfinir la vitesse limite dacquisition. Elle va dpendre du temps pris pour effectuer les
oprations de :
Echantillonnage T ech
Conversion T conv
Stockage T stock
Ainsi la somme de ces trois temps dfinit le temps minimum dacquisition et donc la frquence
maximum de fonctionnement de la chane :
1
Tacq =Tech + Tconv + Tstock soit Fmax =
Tech + Tconv + Tstock
Rsolution de la chane
La numrisation dun signal gnre un code binaire sur N bits. On obtient donc une prcision de
numrisation de 1/2N %.
Il faut donc que tous les lments de la chane de conversion aient au moins cette prcision. On
leur demande en gnral une rsolution absolue de (0.5*1/2N %).
76
12.3 Convertisseur Numrique/Analogique (CNA) :
12.3.1 Dfinition

Le convertisseur Numrique/Analogique (abrg CNA) est un dispositif lectronique

(gnralement un circuit intgr) permettant dobtenir en sortie une tension dont la valeur est
reprsentative du mot binaire prsent en entre.

12.3.2 Symbole dun CNA 4 bits :

Lentre N est une valeur numrique

binaire comprise entre 0(10) et 15(10)
(0000(2) et (1111(2)).
VRef est la tension de rfrence.
VS est la tension de sortie.

Remarques
Pour fonctionner, un CNA ncessite toujours une Tension de rfrence.

La tension de sortie VS ne peut tre suprieure en valeur absolue la tension de rfrence

VRef.
Sur certain convertisseur, la tension de sortie VS peut tre positive ou ngative. Son
fonctionnement est dit .Bipolaire.. Ce type de CNA peut ncessiter deux tensions de
rfrence, une positive et une ngative.

Il existe dans le commerce un trs grand nombre de CNA, allant de 4 bits 64 bits (voire
plus).
Exemple de fabricant de CNA : .Analog Device., son catalogue peut tre consult sur Internet
ladresse http://www.analog.com.

12.3.3 Tension pleine chelle

On appelle Tension pleine chelle dun CNA la tension maximale que peut prendre la sortie.
Cette tension pleine chelle est obtenue en appliquant lentre du CNA la valeur numrique la
plus grande, cest--dire lorsque tous les bits dentre sont au niveau logique haut.

En thorie (CNA idal) la tension pleine chelle est gale la tension de rfrence, mais dans la
ralit (CNA rel), la tension pleine chelle est le plus souvent infrieure la tension de
rfrence. Elle est fixe la fabrication du composant et est donne dans la caractristique
technique du constructeur.

77
Exemple :

Pour V Ref = 10V et N = 15

(A0 = A1 = A2 = A3 = .1.), on a :
Pour un CNA idal : V S = 10V
Pour un CNA rel : V S = 9,. (Selon doc)

12.3.4 Rsolution dun CNA :

On appelle Rsolution dun CNA, ou Pas de progression ou encore Quantum, la plus petite
variation de tension sajoutant la sortie lorsque la valeur binaire dentre est augmente de 1
(incrmente).

Dune manire gnrale et pour un CNA thorique, en notant Q la rsolution et n le nombre de bit
V
du convertisseur, on exprimera Q de la manire suivante : Q = n ref
2 1
La rsolution dun CNA est une tension, elle sexprime donc en volt (V).

12.3.5 Temps de conversion :

Cest le temps sparant le dbut dun cycle de conversion et la disponibilit de la tension
rsultante en sortie.

Calcul de la tension de sortie dun CNA :

Il sagit de dterminer la valeur de la tension de sortie Vs en fonction de la valeur binaire N
applique lentre associe la valeur dcimale (N) 10 . On a :
Vs = ( N )10 * Q

78
12.3.6 Reprsentation des variations de la tension de sortie VS en fonction de la
valeur numrique dentre N :

Conclusion : la tension de sortie varie par palier.

Remarque :
Pour un CNA Rel, la rsolution est le plus souvent fixe par le constructeur. Elle dpend de la
tension dalimentation, de la tension de rfrence et des imperfections du composant.
Application :
Calculer au dixime de millivolt prs la rsolution Q dun CNA de 12 bits auquel on applique une
tension de rfrence VRef = 9V.

12.3.7 CNA rseau de rsistances pondres :

Chaque bit du mot binaire convertir commute un courant sur une rsistance de poids
inversement proportionnel au poids du bit considr. Les tensions rsultantes sont additionnes
par une structure Amplificateur sommateur.

A laide de la loi des mailles, nous pouvons dterminer les expressions des intensits des courants
de branches dentres I 3 I 0 . Par exemple: Vref 2 RI 3 + e =0

79
Remarque:
Puisque cette structure Amplificateur sommateur est inverseuse, si V Ref > 0 alors V S < 0 En
appliquant la loi des mailles, on a : VS + RI + = 0
LA.I.L. fonctionne en rgime linaire = 0 , il en rsulte VS = RI
Par consquent
Vref Vref Vref Vref
VS = A3 . + A2 . + A1. + A0 .
2 4 8 16

12.3.8 CNA rseaux R-2R :

Dans ce type de convertisseur, seules deux valeurs de rsistances sont utilises. La tension de
rfrence se distribue sur le rseau R-2R.
Chaque bit du mot binaire convertir commute un courant soit la masse (A n =0) soit vers
lA.I.L. cbl en sommateur (A n =1):

80
Ainsi on a :
2 R ( A3 .I 3 + A2 .I 2 + A1.I1 + A0 .I 0 )
VS =
Or, on peut dmontrer :
Vref Vref Vref Vref
=I3 = , I2 = , I1 = , I0
4R 8R 16 R 32 R

Vref Vref Vref Vref

Do ; VS =
A3 . + A2 . + A1. + A0 .
2 4 8 16

12.4 Convertisseur Analogique/Numrique (C.A.N.) :

12.4.1 Dfinition :
Le convertisseur Analogique /Numrique (abrg CAN) est un dispositif lectronique
(gnralement un circuit intgr) permettant dobtenir en sortie une grandeur numrique code
sur n bits dont la valeur est reprsentative de la grandeur analogique (tension) prsent en entre.

81
12.4.2 Symbole dun CAN 4 bits :

V E est la tension dentre convertir.

V Ref est la tension de rfrence.
N est la valeur numrique binaire
rsultat de la conversion, N compris
entre 0 (10) et 15 (10) (0000 (2) et
(1111 (2) ).

Remarques :
Pour fonctionner, un CAN ncessite toujours une Tension de rfrence..
Pour un CAN unipolaire, la tension dentre V E doit tre comprise entre 0V et V Ref .

12.4.3 Rsolution dun CAN :

On appelle Rsolution dun CAN, ou Pas de progression ou encore Quantum, la plus petite
variation de tension applique lentre qui augmente (ou diminue) la valeur binaire en sortie de
1.
Dune manire gnrale et pour un CAN thorique, en notant Q la rsolution et n le nombre de bit
V
du convertisseur, on exprimera Q de la manire suivante : Q = n ref
2 1
La rsolution dun CAN est une tension, elle sexprime donc en volt (V).

Remarque :
Pour un CAN rel, le quntum est gnralement donn dans la documentation du constructeur.

12.4.4 Dtermination de la valeur binaire de sortie en fonction de la tension

dentre
Cette opration se fait en trois tapes
VE
Division de la tension convertir V E par le quantum Q : N d =
Q
la valeur N d obtenue est une valeur dcimale,
limination de la partie dcimale du rsultat de la division (on ne conserve que la partie
entire de N d ),
Conversion de N d en binaire.

12.4.5 CAN double rampe

Un CAN double rampe peut tre schmatis comme suit :

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La tension VE convertir est applique lentre dun gnrateur de rampe qui intgre cette
tension durant un temps prdtermin T1. Un compteur mesure ce temps, soit N1 impulsions. Puis
des circuits de commande commutent lentre du gnrateur de rampe sur une tension de
rfrence de polarit oppose la tension convertir VE. La tension en sortie du gnrateur de
rampe dcrot jusqu sannuler. Le compteur mesure la dure de cette dcroissance, soit N2
impulsions :

Vref
La rsultat de la conversion est donn par la valeur N2 et a pour relation : N 2 = N1
VE

83
12.4.6 CAN approximations successives :

La tension dentre convertir est applique une des entres du comparateur. Elle est compare
des tensions successives de rfrence un peu comme seffectue la pese dune marchandise sur
une balance par le choix de poids successifs dont on fait la somme. Chaque bit affect un poids
retenu est considr ltat logique 1 . Tous les bits avec leur tat 0 ou 1 sont regroups dans
un mot binaire qui est lexpression numrique de la valeur analogique dentre.

84
Description : La tension dentre est de 7V.
La tension de rfrence applique au CNA qui gnre les valeurs de tension est 10V.
Le 1er poids appliqu au comparateur (V-) est 5V, soit la moiti de la tension de rfrence.
Le second poids est le quart (soit 2,5V), le 3me le huitime, le 4me le seizime jusquau
10 10 10
poids du bit le plus faible, soit b0 qui a pour valeur : = = = 0.039V.
2n 28 256

12.4.7 CONVERTISSEUR PARALLELE OU FLASH

Une chane de 2n+1 rsistances dtermine
un chelonnement de valeurs distantes de
q et comprises entre Vmax et Vmin (sauf
pour la premire qui est distante de q/2).
Chaque valeur est applique lune des
entres de 2n comparateurs. Le potentiel
Ve est appliqu sur la deuxime entre de
chaque comparateur et tous les
comparateurs correspondant des niveaux
infrieurs ou gaux Ve basculent
simultanment. Le codage est ensuite
effectu instantanment par un dcodeur
(ou une structure logique).
Inconvnient : il faut 255 comparateurs
pour une conversion sur 8 bits.

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Chapitre 13 : Mmoires

Une mmoire est un lment de stockage d'information. Les bits stocks sont organiss en forme
de matrice: la dimension de la mmoire est donne par le nombre de lignes fois la largeur de la
ligne Chaque ligne de la mmoire est appele un mot. Elle est identifie par une adresse (numro
de la ligne)
Le nombre de lignes est toujours une puissance de deux. Deux oprations sont possibles, toujours
sur un mot complet: la lecture (read) et l'criture (write)

Opration de lecture Opration d'criture

Il existe deux grands types de mmoire:

RAM (random-access memory ): mmoire volatile
o Statique (SRAM): l'information est conserve tant que la tension d'alimentation est
prsente
o dynamique (DRAM): il faut recharger (rafrachir) priodiquement les cellules de
mmoire pour conserver les donnes
ROM (read-only memory): mmoire non volatile
Mask : le contenu est initialis au moment de la fabrication et ne peut plus tre
modifi
PROM (programmable ROM) ou OTP ROM (one-time programmable): le contenu
peut tre modifi une fois par l'utilisateur, l'aide d'un quipement spcialis
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 EPROM (Erasable PROM): le contenu peut tre effac et modifi plusieurs fois
UV EPROM : le contenu est effac par des rayons ultra-violets (plusieurs minutes)
EEPROM (Eectrically EPROM ) ou E2PROM : le contenu est effac lectriquement
(quelques millisecondes)
Flash : le contenu est effac lectriquement et plus rapidement que sur les EEPROM

Principe
L'exemple le plus simple de mmoire morte fusibles 4x5 bits peut se schmatiser de la faon
suivante : un dcodeur 2 vers 4 (74139) avec sorties actives l'tat bas permet de slectionner
une ligne parmi 4.
Exemple: l'adresse A1 A0 = 00, la ligne note 00 est force 0 et les autres lignes sont 1.
Dans ce cas les 5 bits de sortie ont la valeur 0. Avant programmation toutes les sorties sont donc
0.

Aprs programmation, c'est dire aprs destruction de certains fusibles, on peut obtenir le
schma suivant:

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Fonctionnement
Grce la rsistance de tirage une ligne de sortie vaut 1 en l'absence de diode (liaison dtruite)
entre elle et le fil d'adresse slectionne. Si par contre, une diode est prsente, elle ramne le
potentiel de la ligne sortie 0. Le contenu de cette mmoire 20 bits est alors :

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