Portes Logiques Statiquers CMOS

Conception des circuits VLSI
Design des circuits logiques CMOS

Pr. A. AIT MADI
RST(S7)-ENSA -KENITRA 1
Plan
Mthode de conception
Rseaux PDN&PUN
Construction du PDN&PUN
Inverseur CMOS
Porte NAND deux entres
Porte NOR deux entres
Porte AOI 5 entres
Mthode du parcours dEuler
Exercices
Mthodes de conception
Il existe deux mthodes pour la conception des circuits

logique CMOS :
Statique : tout moment, la sortie de chaque porte est

branche VDD ou GND travers un chemin de faible
rsistance (prvue dans ce cours)
Dynamique : la valeur de la fonction stock

temporairement sur un condensateur
Rseaux PDN & PUN
Uniquement des transistors

PMOS
Uniquement des transistors

NMOS
Le Pull-Down Network (PDN) permet damener la sortie VOL (0 logique)
Le Pull-Up Network (PUN) permet damener la sortie VOH (1 logique)
Rseaux PDN & PUN
Le rseau PDN est constitu seulement des transistors NMOS
Le rseau PUN est constitu seulement des transistors PMOS
Un et un seul (ou exclusif) des 2 rseaux conduit la fois en rgime

permanent :
Pas de court-circuit entre Vdd et Vss
Rduction de la consommation de la puissance avec aucune

dissipation de puissance statique
Rseaux PDN & PUN
Il y a quelques rgles gnrales suivre lors de la construction des

rseaux PDN et PUN :
Un transistor peut tre modlis comme un interrupteur :
Un NMOS est ON lorsque lentre est 1 et OFF quand lentre est 0
Un PMOS est ON lorsque lentre est 0 et OFF quand lentre est 1
Rseaux PDN & PUN
Des NMOS en srie correspondent la fonction AND. Des NMOS
en parallle correspondent la fonction OR
Des PMOS en srie correspondent la fonction NOR. Des PMOS

en parallle correspondent la fonction NAND
Rseaux PDN & PUN
Le rseau PUN est le complment du PDN. De faon pratique, une
combinaison parallle de transistors dans le PDN correspond une
combinaison srie des transistors dans le PUN, et vice-versa
Rseaux PDN & PUN
Dans cette conception, la porte logique est naturellement

inversante : la porte est une combinaison de NAND, NOR et
XNOR
Pour raliser les fonctions non inversante, il faut rajouter un

inverseur la sortie
Le nombre de transistors ncessaire pour raliser une fonction

logique est 2N, ou N est le nombre dentres
Gnralisation des rgles de construction dune fonction logique F :
Rseau PUN :
Exprimer la fonction F sous la forme
Effectuer dventuelles factorisations/simplifications
Les donnent des transistors PMOS en srie
Les donnent des transistors PMOS en parallle
Rseau PDN :
Exprimer la fonction sous la forme
Effectuer dventuelles factorisations/simplifications
Les donnent des transistors NMOS en srie
Les donnent des transistors NMOS en parallle
Inverseur CMOS
Vin = Vss Vin = Vdd

NMOS bloqu NMOS conduit
PMOS conduit PMOS bloqu
Vout = Vdd Vout = Vss
Porte NAND 2 entres
Porte NORD 2 entres
Porte AOI 5 entres
Assemble des portes logiques lmentaires(and , or, nand).
Mthode qui permet de simplifier la topologie de portes logiques complexes
Cette mthode utilise des graphes qui permettent de rapidement faire un

croquis (sans dimensions) de la topologie du circuit (Stick Diagram)
Ces stick diagram permettent didentifier les transistors, les entres, les sorties
et lalimentation
La figure montre les stick Diagram dun inverseur et dune porte NAND deux
entres
Mtal
Grille en Polysilcium
Diffusion P
Diffusion N
Avec un parcours dEuler, on a seulement besoin de deux bandes :
Une pour crer les NMOS
Une autre pour crer les PMOS
Le sentier d Euler est un graphe compos dun ensemble de nuds relis par
des arcs
Chaque nud dans le sentier reprsente un nud dans le circuit o deux (ou
plus) transistors sont branchs ensemble, ou une connexion GND ou VDD
Chaque arc reprsente un transistor
On construit un graphe pour le PUN (en jaune) et un autre pour le PDN (en
vert)
Un exemple de graphe, pour la fonction logique X, est montr par le figure

suivante, le graphe est construit en deux parties :
Le graphe du PDN construit de faon verticale
Le graphe du PUN est construit de faon horizontal
Les deux graphes (PUN et PDN) sont construits de sorte que les arcs sont
communs aux deux graphes. Larc qui reprsente , par exemple le transistor
A dans le PUN croise larc qui reprsente le transistor A dans le PDN
Une fois Le graphe est construit, il faut dfinir un parcours qui permet de passer
sur chaque arc une seul fois et visiter chaque nud
Le parcours doit tre le mme dans le graphe du PUN et celui du PDN
Si un tel parcours existe, on appelle ce parcours le parcours dEuler
Il est possible davoir plus dun parcours pour une fonction logique donne
Le parcours ABC est le parcours dEuler de lexemple prcdent
On peut ensuite crer la topologie du circuit, en suivant quelques tapes :
Placer deux bandes horizontales de mtal , une pour VDD et une pour GND
Ajouter une bande horizontale de diffusion pour le PDN et une autre bande
horizontale de diffusion pour le PUN
Placer les bandes verticales de polysilicium pour chaque entre
Complter le diagramme en effectuant les connexions selon le parcours

dEuler, en travaillant de gauche droite
La figure suivante montre le Stick Diagram dduit partir du parcours dEuler
Lexemple montr par le figure suivante est aussi construit en deux parties :
Le graphe du PDN construit de faon horizontal
Le graphe du PUN est construit de faon verticale
Trouver un parcours
dEuler et tracer le
Stick Diagram ?
BACED est une solution pour la porte AOI
Exemple 1:
Soit la fonction logique suivante: Z A B C ( D E)
1-Develloper la fonction logique Z de telle sorte ne pas contenir que ?

2-Donner le circuit, base des transistors MOS (P et N) ?
3-Tracer le sentier dEuler et donner le parcours optimal dEuler ?
4-Donner le stick Diagram optimal de cette fonction logique ?
1- Z A B C (D E) A B C (D E)

Z A B C DE
2- chemin decab
Exemple 2:
Soit le circuit suivant :
1-Donner le circuit base des transistors MOS (P et N) ?

2-Tracer le sentier dEULER et donner le parcours dEuler optimal ?
3-Tracer le Stick Diagram optimal ? (bacd)
Exemple 3:
Soit le tableau de karnaugh ci-dessous
1-Trouver la fonction logique en utilisant les groupements des 1 ?

2-Trouver la fonction logique barre en utilisant les groupements des 0 ?
3-Tracer le circuit base des transistors MOS (P et N) ?
4-Tracer le sentier dEuler ?
5-Trouver un chemin dEuler optimal et tracer le Stick Diagram ? (abcd)
AB 00 01 11 10
CD
00 1 1 1 1
01 1 0 0 0
11 0 0 0 0
10 1 1 1 1
Exercices
Ex1:
1-Tracer le circuit base des transistors MOS(P et N) de ces deux portes ?

3-Tracer les stick diagram ?
Exercices
Structure complmentaire
Exercices
Structure miroir
Pour XOR
les combinaisons
connectent la sortie 1.
Les combinaisons
connectent la sortie 0.
Exercices
Ex2: Additionneur complet
1-Donner les quations logiques des sorties sn et cn+1?

2-Mettre cn+1 sous la forme
3-Mettre sn sous la forme
4-Tracer le logigramme de ladditionneur complet ?
5-Tracer le circuit base des transistors MOS(P et N) ?
6-Tracer le stick diagram optimal de ladditionneur complet ?
Exercices
1-
2-utiliser le tableau de Karnaugh

3-..
4-
Exercices
5-
Exercices
Ex3:Bascule SR
1-Tracer le circuit base des transistors MOS(P et N)

2-Tracer le stick diagram de la bascule SR ?
Exercices
Exercices
Ex4:Bascule D
1-Tracer le circuit base des transistors MOS P et N) ?

2-Tracer le stick Diagram de la bascule D ?
Exercices

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Design des circuits logiques CMOS

Il existe deux mthodes pour la conception des circuits

Statique : tout moment, la sortie de chaque porte est

Dynamique : la valeur de la fonction stock

Uniquement des transistors

Uniquement des transistors

Le Pull-Down Network (PDN) permet damener la sortie VOL (0 logique)

Le Pull-Up Network (PUN) permet damener la sortie VOH (1 logique)

Le rseau PDN est constitu seulement des transistors NMOS

Le rseau PUN est constitu seulement des transistors PMOS

Un et un seul (ou exclusif) des 2 rseaux conduit la fois en rgime

Pas de court-circuit entre Vdd et Vss

Rduction de la consommation de la puissance avec aucune

Il y a quelques rgles gnrales suivre lors de la construction des

Un transistor peut tre modlis comme un interrupteur :

Un NMOS est ON lorsque lentre est 1 et OFF quand lentre est 0

Un PMOS est ON lorsque lentre est 0 et OFF quand lentre est 1

Des PMOS en srie correspondent la fonction NOR. Des PMOS

Dans cette conception, la porte logique est naturellement

Pour raliser les fonctions non inversante, il faut rajouter un

Le nombre de transistors ncessaire pour raliser une fonction

Gnralisation des rgles de construction dune fonction logique F :

Exprimer la fonction F sous la forme

Effectuer dventuelles factorisations/simplifications

Les donnent des transistors PMOS en srie

Les donnent des transistors PMOS en parallle

Exprimer la fonction sous la forme

Effectuer dventuelles factorisations/simplifications

Les donnent des transistors NMOS en srie

Les donnent des transistors NMOS en parallle

Vin = Vss Vin = Vdd

Assemble des portes logiques lmentaires(and , or, nand).

Mthode qui permet de simplifier la topologie de portes logiques complexes

Cette mthode utilise des graphes qui permettent de rapidement faire un

Une pour crer les NMOS

Une autre pour crer les PMOS

Chaque arc reprsente un transistor

Un exemple de graphe, pour la fonction logique X, est montr par le figure

Le graphe du PDN construit de faon verticale

Le graphe du PUN est construit de faon horizontal

Le parcours doit tre le mme dans le graphe du PUN et celui du PDN

Si un tel parcours existe, on appelle ce parcours le parcours dEuler

Le parcours ABC est le parcours dEuler de lexemple prcdent

Placer les bandes verticales de polysilicium pour chaque entre

Complter le diagramme en effectuant les connexions selon le parcours

Le graphe du PDN construit de faon horizontal

Le graphe du PUN est construit de faon verticale

BACED est une solution pour la porte AOI

Soit la fonction logique suivante: Z A B C ( D E)

1-Develloper la fonction logique Z de telle sorte ne pas contenir que ?

Soit le circuit suivant :

1-Donner le circuit base des transistors MOS (P et N) ?

Soit le tableau de karnaugh ci-dessous

1-Trouver la fonction logique en utilisant les groupements des 1 ?

1-Tracer le circuit base des transistors MOS(P et N) de ces deux portes ?

Ex2: Additionneur complet

1-Donner les quations logiques des sorties sn et cn+1?

2-utiliser le tableau de Karnaugh

1-Tracer le circuit base des transistors MOS(P et N)

1-Tracer le circuit base des transistors MOS P et N) ?

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