Cours Logique INT

TELECOM
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C. VILLARD FONCTIONS ET CIRCUITS LOGIQUES
TABLE DES MATIERES
I ALGEBRE DE BOOLE ET FONCTIONS LOGIQUES.........................................1
1/ Introduction ...........................................................................................................1
2/ Algbre de Boole ....................................................................................................1

2.1/ Fonctions logiques lmentaires.....................................................................1
2.2/ Proprits des oprations logiques lmentaires ...........................................2
2.3/ Autres fonctions lmentaires de deux variables...........................................3
3/ Reprsentation des fonctions logiques.............................................................3

3.1/ Table de vrit .................................................................................................3
3.2/ Tableaux de Karnaugh....................................................................................4
3.3/ Formes canoniques ..........................................................................................6
3.4/ Simplification des fonctions logiques..............................................................7
3.5/ Fonctions boolennes .................................................................................10
II - FONCTIONS ET PORTES LOGIQUES .............................................................. 11
1/ Introduction ........................................................................................................ 11
2/ Les portes logiques............................................................................................. 12

2.1/ Porte TAMPON (BUFFER)...........................................................................12
2.2/ Porte NON (NOT)..........................................................................................12
2.3/ Porte ET (AND) .............................................................................................12
2.4/ Porte NON-ET (NAND).................................................................................12
2.5/ Porte OU (OR)................................................................................................13
2.6/ Porte NON-OU (NOR)...................................................................................13
2.7/ Porte OU-EXCLUSIVE (XOR) ......................................................................13
2.8/ Porte NON-OU-EXCLUSIVE (NOT-XOR) ...................................................14
3/ Paramtres lectriques caractristiques d'une porte logique ................. 14

3.1/ Niveaux d'entre et de sortie ........................................................................14
3.2/ Immunit au bruit .........................................................................................15
Tlcom INT I
3.3/ Courants d'entre et de sortie - Entrance et Sortance.................................17

3.4/ Autres paramtres lectriques spcifis.......................................................17
4/ Paramtres temporels caractristiques d'une porte logique ................... 18
5/ Les familles logiques.......................................................................................... 18

5.1/ Technologie bipolaire.....................................................................................19
5.2/ Technologie CMOS ........................................................................................34
5.3/ Interface entre les familles logique...............................................................38
III- FONCTIONS ET CIRCUITS LOGIQUES COMBINATOIRES ....................... 39
1/ Introduction ........................................................................................................ 39
2/ Fonctions combinatoires arithmtiques ....................................................... 39

2.1/ Reprsentation des nombres .........................................................................39
2.2/ L'addition sur des entiers..............................................................................48
2.3/ La soustraction sur des entiers.....................................................................57
3/ Les autres fonctions combinatoires logiques............................................... 57

3.1/ Le multiplexage .............................................................................................57
3.2/ Le codage........................................................................................................60
3.3/ Le dcodage ( / Dmultiplexage) ...................................................................61
3.4/ Le transcodage...............................................................................................64
3.5/ La comparaison..............................................................................................64
3.6/ La gnration de parit .................................................................................68
IV FONCTIONS ET CIRCUITS LOGIQUES SEQUENTIELS ........................... 71
1/ Introduction ........................................................................................................ 71
2/ Fonctions squentielles simples - les bascules ............................................ 72

2.1/ Introduction ...................................................................................................72
2.2/ La bascule RS ................................................................................................73
2.3/ La bascule RS Synchrone ..............................................................................76
2.4/ Elment de mmoire D..................................................................................77
2.5/ La bascule D synchrone.................................................................................78
2.6/ La bascule JK ................................................................................................79
Tlcom INT II
2.7/ Principe des bascules Matres-Esclaves .......................................................79

2.8/ La bascule T...................................................................................................81
2.9/ Remarque sur la reprsentation symbolique des bascules..........................81
2.10/ Remarque sur les entres Clear et Preset..................................................83
2.11/ Principales caractristiques dynamiques des bascules .............................83
2.12/ Exemples de bascules en circuits intgrs .................................................83
2.13/ Symboles IEEE/ANSI des bascules ............................................................84
3/ Les compteurs ..................................................................................................... 87

3.1/ Introduction ...................................................................................................87
3.2/ Les compteurs asynchrones ..........................................................................87
3.3/ Les compteurs synchrones ............................................................................93
4/ Les registres dcalage .................................................................................. 109

4.1/ Principe de fonctionnement.........................................................................109
4.2/ Types de dcalage ........................................................................................111
4.3/ Principales applications des registres dcalage ......................................113
4.4/ Exemples de registres dcalage en circuits intgrs...............................117
4.5/ Symboles IEEE/ANSI des registres............................................................117
V - LES CIRCUITS LOGIQUES PROGRAMMABLES ......................................... 119
1/ Introduction ...................................................................................................... 119
2/ Les architectures de base ............................................................................... 119
3/ Les PALs ............................................................................................................. 121
4/ Les PALs universelles et les GALs ................................................................ 129
VI - DES CIRCUITS LOGIQUES AUX SYSTEMES A MICROPROCESSEUR 130
1/ Qu'est-ce qu'un systme microprocesseur ? ............................................ 130
2/ Les mmoires ..................................................................................................... 134

2.1/ Les mmoires mortes...................................................................................134
2.2/ Les mmoires vives......................................................................................136
3/ Les microcontrleurs ...................................................................................... 137
Tlcom INT III

I ALGEBRE DE BOOLE ET FONCTIONS LOGIQUES
1/ Introduction
En logique, il y a une question qu'un nombre fini de rponse possibles qui se
rduit souvent deux seulement (oui ou non, vrai ou faux). Dans ce cas, on parle de
logique binaire. Pour dcrire mathmatiquement le comportement de systmes
binaires, on utilise un formalisme mathmatique introduit par Boole au milieu du 19e
sicle.
2/ Algbre de Boole
Dans l'algbre de Boole, une variable A ne peut prendre que deux valeurs que l'on
dsigne par 0 et 1. On dfinit alors :
2.1/ Fonctions logiques lmentaires
A = 0 si A = 1

a) Le complment : A de A qui vaut :
A = 1 si A = 0

b) La somme logique : de deux variables boolennes.
C'
est l'
opration OU que nous noterons par le signe + :
A + B = 1 si A = 1 OU B =1
c) le produit logique : de deux variables boolennes.
C' opration ET que nous noterons par le signe :

est l'
A B = 1 si A = 1 ET B = 1
Ces deux oprations logiques peuvent tre associes des reprsentations

gomtriques que l' on appelle diagramme de Venn et que l' on dfinit en considrant
un plan dans lequel on dlimite une rgion ou la variable A vaut 1 et une autre rgion
dans laquelle B vaut 1 (figure I.1). La somme logique a pour valeur 1 dans la surface
forme par la reunion des deux rgions prcdentes tandis que le produit logique,
quant lui, vaut 1 dans la surface forme par l'
intersection de ces deux mme rgions.
C'est pourquoi, par analogie avec la thorie des ensembles, la fonction logique OU
s'appelle galement UNION et est parfois note . De mme, la fonction logique ET
INTERSECTION et est parfois note .
porte aussi le nom d'
Tlcom INT 1
En ce qui concerne la fonction logique OU, il faut donc bien prendre garde au fait que
le signe + n'
a pas ici la signification habituelle et qu'
videmment en algbre de Boole :
1+1=1!
B=1 B=1
A=1 A=1
diagramme de Venn pour A+B=1 diagramme de Venn pour A.B=1
figure I.1 : Diagrammes de Venn
2.2/ Proprits des oprations logiques lmentaires
a) Involution : A = A
b) Idempotence : A + A = A
A.A =A
c) Complmentarit : A + A = 1
A. A =0
d) Elments neutres : A + 0 = 0 + A = A
A.1 =1.A =A
Les oprations d'

addition et de multiplication logiques ont les proprits des
oprations de mme nom en arithmthique classique.
e) Commutativit : A + B = B + A
A.B =B.A
f) Associativit :(A+B)+C=A+(B+C)=A+B+C
(A.B).C=A.(B.C)=A.B.C
addition : A . ( B + C ) = A . B + A . C
g) Distributivit par rapport l'
Tlcom INT 2
Certains thormes importants peuvent en tre dduits :
h) Thormes d'
absorption : A + A . B = A
A.(A+B)=A
A.B+A. B =A
A+ A .B=A+B
i) Thormes de De Morgan : A + B = A B
A B = A + B
Le complment d'
une somme est gal au produit des complments des termes.
Le complment d'
un produit est gal la somme des complments des termes.
2.3/ Autres fonctions lmentaires de deux variables

Les fonctions ET, OU et COMPLEMENT suffisent elles seules effectuer
toutes les oprations. Cependant, plusieurs autres fonctions sont couramment
rencontres :
a) La fonction NOR : c'

est la fonction OU (OR) complmente (NOR = NO-OR).
b) La fonction NAND : c'

est la fonction ET (AND) complmente (NAND = NO-AND)
c) la fonction OU-Exclusif :c'

est la fonction qui vaut 1 si A OU B valent 1 mais non les
deux la fois. On la note et on la nomme parfois XOR
(XOR = eXclusive-OR)
La fonction OU-Exclusif traduit en fait l'ingalit de deux variables A et B. La

fonction OU-Exclusif complmente qui traduit donc l'
galit de deux variables A et B
est dite fonction concidence.
3/ Reprsentation des fonctions logiques

3.1/ Table de vrit
C'est tout simplement un tableau dans lequel sont indiques les diffrentes
valeurs prisent par la fonction considre en fonction des diverses valeurs des
variables d'
entre.
Tlcom INT 3
Par exemple :
) fonction ET :
A B A.B
0 0 0
0 1 0
1 0 0
1 1 1
) fonction OU-Exclusif :
A B A B
0 0 0
0 1 1
1 0 1
1 1 0
3.2/ Tableaux de Karnaugh

C' est une forme particulire de la table de vrit. Le tableau de Karnaugh se
compose d' un rectangle divis en 2n cases, n tant le nombre de variables de la
fonction considre. Dans chacune de ces cases, les variables ont une valeur
dtermine et on y place un 0 ou un 1 suivant la valeur correspondante de la fonction.
L'ordre des variables en abscisse et ordonne est tel que lorsque l'
on passe d'
une case
la case adjacente une seule variable est modifie.
Exemples :
a) 2 variables : (22 = 4 cases)
A\B 0 1 ici A = 0 et B = 1
0
1
La fonction OU-Exclusif se reprsente sur ce tableau :
A\B 0 1
0 0 1
1 1 0
A = 0 et B = 1

A B = 1 si
A = 1 et B = 0

Tlcom INT 4
b) 3 variables : (23 = 8 cases)
Il faut utiliser par exemple un tableau de 4 colonnes et 2 lignes.
A\BC 00 01 11 10
0
1
La fonction : S = A B + A C
a pour table de vrit :

A B C S
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 1
1 1 1 1
et pour tableau de Karnaugh :

A\BC 00 01 11 10
0 0 1 1 0
1 0 0 1 1
c) 4 variables : (24 = 16 cases)
A.B \ C.D 00 01 11 10
00
01
11
10
Par exemple, la fonction : S = A B C + A B C D a pour tableau de Karnaugh :
A.B \ C.D 00 01 11 10
00 0 0 0 0
01 0 1 0 0
11 0 0 1 1
10 0 0 0 0
Tlcom INT 5
d) 5 variables : (25 = 32 cases)

Comme dans un tableau de Karnaugh on passe d' une case la case adjacente en ne
modifiant qu' une seule variable, avec 5 variables il faut donc que chaque case soit
adjacente cinq autres cases. Comme ce n'est pas possible en reprsentation plane, il
faut faire appel un volume 32 cases cubiques que l' on peut remplacer par un
double tableau carr
DE 00 01 11 10
BC
00
01
11
10
0
A
1
figure I.2 : Tableau de Karnaugh 5 variables dans l'

espace
DE DE
BC 00 01 11 10 BC 00 01 11 10
00 00
01 01
11 11
10 10
A=0 A=1
cases adjacentes
figure I.3 : Tableau de Karnaugh 5 variables dans le plan
e) 6 variables et plus
Avec 6 variables, il faut faire appel un cube ou 4 tableaux carrs. Au-del de 6
variables aucune reprsentation n' est possible et il faudra faire appel d'
autres
procds.
3.3/ Formes canoniques

a) Somme canonique
Une fonction boolenne de p variables est mise sous la forme d' une somme
canonique si elle est mise sous la forme d'une somme de termes dont chacun est un
produit des p variables ou de leur complment.
Tlcom INT 6
) A B C + A B C + A B C est une somme canonique de 3 variables.
) A + B C + A B C nest pas un somme canonique de 3 variables.
b) Produit canonique
On dfinit galement un produit canonique qui est le produit de somme

contenant toutes les variables.
) (A + B + C) (A + B + C) (A + B + C) est un produit canonique de 3 variables.
3.4/ Simplification des fonctions logiques

La mise en quations d' un problme de logique peut conduire une fonction
boolenne assez complexe qui, gnralement, peut se mettre sous une forme beaucoup
plus condense que celle directement issue de sa table de vrit. Une mthode de
simplification consiste alors utiliser la relation A B + A B = A en cherchant faire
apparatre dans l' expression de la fonction simplifier des groupes de termes produits
adjacents c' est--dire de termes qui ne diffrent que par une seule variable qui
apparat complmente l' un de ces termes et non complmente dans l' autre. Le
regroupement de ces produits adjacents permet donc de diminuer le nombre de
produits apparaissant dans l' expression de la fonction considre ainsi que le nombre
de variables apparaissant dans ces produits.
Dans le cas de 5 variables au plus, une mise en forme sous tableau de Karnaugh
facilite grandement la recherche de produits adjacents. En effet, s'ils font partie d'
une
somme canonique (c' est le cas s'
ils sont directement issus d'
une table de vrit), deux
termes produits adjacents correspondent dans un tableau de Karnaugh deux 1
placs dans des cases adjacentes. Regrouper ces deux termes afin d' liminer une
variable revient former ce que l' on appelle une boucle d'
ordre deux.
a) Boucle dordre 2
Il faut remarquer que deux cases doivent tre considres comme adjacentes si
l'
on passe de l'une l'autre en ne modifiant qu'une seule variable ce qui est le cas
lorsque deux cases sont places rellement cte cte mais aussi places aux deux
extrmits d'une ligne ou d'
une colonne.
Tlcom INT 7
cases adjacentes
cases adjacentes
cases adjacentes
figure I.4 : Cases adjacentes dans un tableau de Karnaugh
Par exemple, la fonction : S = A B C D + A B C D + A B C D

+ A B C D + A B C D + A B C D
a pour tableau de Karnaugh :

CD
AB 00 01 11 10
1 2 3 4
00 1 1
5 6 7 8
01 1
9 10 11 12
11 1
13 14 15 16
10 1 1
figure I.5 : Boucles dordre 2 dans un tableau de Karnaugh
On peut de ce fait former 3 boucle avec les cases adjacentes :
(2) - (14) qui donne le terme : B C D

(7) - (11) ................................. : B C D
(4) - (16) ................................. : B C D
o : S = B C D + B C D + B C D
d'
b) Boucles imbriques
Soit la fonction : S = A B C D + A B C D + A B C D . On constate (figure I-6)

que deux boucles sont possibles (7)-(11) et (10)-(11). Bien que ces deux boucles
possdent la case (11) en commun, il est nanmoins tout fait possible d' appliquer la
rgle prcdente tant donn que S ne change pas si on ddouble un de ses termes.
Tlcom INT 8
CD
AB 00 01 11 10
1 2 3 4
00
5 6 7 8
01 1
9 10 11 12
11 1 1
13 14 15 16
10
figure I.6 : Boucles imbriques dans un tableau de Karnaugh
En effet : S = A B C D + A B C D + A B C D
= A B CD + A B CD + A B CD + A B CD
(10) - (11) (7) - (11)
Il vient alors en utilisant ces deux boucles imbriques :
S = A B D + B C D = B D (A + C)
c) Boucles dordre 4
Une boucle d'

ordre 4 peut prendre diverses formes :
CD CD
AB 00 01 11 10 AB 00 01 11 10
00 1 00
01 1 01
11 1 11 1 1 1 1
10 1 10
CD CD
AB 00 01 11 10 AB 00 01 11 10
00 00 1 1
01 1 1 01
11 1 1 11
10 10 1 1
figure I.7 : Boucles dordre 4 dans un tableau de Karnaugh
Tlcom INT 9
voire tre en partie commune avec une boucle d'

ordre 2 :
CD
AB 00 01 11 10
00 1 1
01
11
10 1 1 1
figure I.8 : Boucles d'

ordres 2 et 4 imbriques dans un tableau de Karnaugh
d) Boucle d'
ordre 8
Si deux boucles dordre 4 sont adjacentes, elles peuvent former une boucle dordre 8
pour laquelle 3 variables disparaissent :
CD CD
AB 00 01 11 10 AB 00 01 11 10
00 1 1 00 1 1
01 1 1 01 1 1
11 1 1 11 1 1
10 1 1 10 1 1
figure I.9 : Boucle d'

ordre 8 dans un tableau de Karnaugh
3.5/ Fonctions ) boolennes

Il existe des cas o toutes les combinaisons possibles de n variables d' une
fonction logique ne sont pas utilises. Ces combinaisons inutilises peuvent
correspondre des situations dites "indtermines", "impossibles" voire "interdites".
Dans ces conditions, pour simplifier l'expression de cette fonction logique, une valeur
quelconque peut tre donne la fonction dans les cases du tableau de Karnaugh
correspondant ces situations et ce de faon pouvoir constituer des boucles d'
ordre le
plus lev possible. Pour indiquer qu'un 1 ou un 0 convient, on utilise alors le signe
et on parle de fonctions boolennes.
Tlcom INT 10
II - FONCTIONS ET PORTES LOGIQUES
1/ Introduction
Dans un systme binaire, la variable peut prendre deux valeurs distinctes. On les
dsigne par les chiffres 0 et 1. En lectronique, ces deux valeurs correspondent deux
tats : bloqu et satur; ou deux niveaux : haut (high, H) et bas (low, L).
Ces tats ou niveaux sont gnralement affects aux valeurs lectriques (tensions ou
courants) de l'lment interrupteur.
La correspondance entre le signal physique et la variable logique peut tre tablie de
deux manires (figure II-1).
V (tension) V (tension)
1 - - - V(1)
0 - - - V(0)
0 - - - V(0)
1 - - - V(1)
t t
(temps) (temps)
logique positive logique ngative
figure II-1 : Logiques positive et ngative
) la logique est dite positive, lorsque la variable 1 logique correspond la tension

la plus positive.
) la logique est dite ngative, lorsque la variable 1 logique correspond la tension
la plus ngative.
Dans ce qui suit, nous travaillerons toujours en logique positive.
Chaque chiffre binaire ou bit (binary digit) est porteur d'une information. Les mots
binaires sont des groupes bits ayant une signification collective. Un groupe de 8 bits
est appel octet.
Les fonctions logiques sont conues partir d'

un groupe d'
oprateurs lmentaires
couramment dsigns sous le nom de portes :
) TAMPON (BUFFER) ) NON (NOT)
) ET (AND) ) NON-ET (NAND)
) OU (OR) ) NON-OU (NOR)
) OU-EXCLUSIVE (XOR) ) NON-OU-EXCLUSIVE (NOT-XOR)
Chaque oprateur est prsent par un symbole et sa fonction est dfinie par une
table de vrit.
Tlcom INT 11
2/ Les portes logiques

2.1/ Porte TAMPON (BUFFER)
) - symbole :
A S=A A 1 S=A
(symbole courant) (norme IEEE / ANSI)
) - table de vrit :
A S=A
0 0
1 1
2.2/ Porte NON (NOT)
) - symbole :
A S=A A 1 S=A
) - table de vrit : A S=A

0 1
1 0
2.3/ Porte ET (AND)
) - symbole :
A A
S=A.B & S=A.B
B B
) - table de vrit :
A B S = A B
0 0 0
0 1 0
1 0 0
1 1 1
2.4/ Porte NON-ET (NAND)
) - symbole :
A A
S=A.B & S=A.B
B B
Tlcom INT 12
) - table de vrit : A B S = A B
0 0 1
0 1 1
1 0 1
1 1 0
2.5/ Porte OU (OR)
) - symbole :
A A
S=A+B 1 S=A+B
B B
) - table de vrit : A B S= A +B
0 0 0
0 1 1
1 0 1
1 1 1
2.6/ Porte NON-OU (NOR)
) - symbole :
A A
S=A+B 1 S=A+B
B B
) - table de vrit :
A B S=A+B
0 0 1
0 1 0
1 0 0
1 1 0
2.7/ Porte OU-EXCLUSIVE (XOR)
) - symbole :
A A
S=A B =1 S=A B
B B
) - table de vrit :
A B S= AB
0 0 0
0 1 1
1 0 1
1 1 0
S = AB + AB
Tlcom INT 13
2.8/ Porte NON-OU-EXCLUSIVE (NOT-XOR)
) - symbole :
A A
S=A B =1 S=A B
B B
) - table de vrit : A B S= A B
0 0 1
0 1 0
1 0 0
1 1 1
S = A.B + A . B
3/ Paramtres lectriques caractristiques d'

une porte
logique
3.1/ Niveaux d'
entre et de sortie
Les niveaux haut et bas ne sont pas dfinis comme des potentiels fixes mais
comme des plages de tensions. Comme la sortie d' une porte peut alimenter l'entre
d'une autre porte, il faut que la plage de reconnaissance en entre soit plus large que
la plage de variation du signal de sortie de faon disposer d'
une marge de scurit.
Les sigles suivants dfinissent les niveaux d'

entre et de sortie :
) VIH (High Level Input Voltage) : tension d'entre au niveau haut
) VIL (Low level Input Voltage) : tension d'entre au niveau bas
) VOH (High Level Ouput Voltage) : tension de sortie au niveau haut
) VOL (Low Level Ouput Voltage) : tension de sortie au niveau bas
Ve Vs
Vcc Vcc Plage du 1
Plage du 1 VOHmin en sortie
V en entre
IHmin
V V
ILmax OLmax
Plage du 0 Plage du 0
en entre en sortie
0 t 0 t
figure II-2 : Niveauxd'

entre et de sortie d'
une porte logique
Tlcom INT 14
3.2/ Immunit au bruit

Le bruit est un signal indsirable, dfini par son amplitude et sa dure, qui
s'ajoute ou se retranche au signal utile sur les entres ou sur les sorties d'
un circuit. Il
provient par exemple d' une alimentation mal stabilise, de champs
lectromagntiques intenses, de couplages inductifs ou capacitifs avec d'autres
signaux, etc.
Considrons le cas du couple : porte ET + porte TAMPON : on constate (figure II-3)

que si le bruit affectant le signal de sortie de la porte ET est faible c'est--dire que le
signal de sortie de VS1 reste au-dessus du niveau VIHmin de la porte INVerseuse alors
cette dernire donne un signal "prope" en sortie. En revanche, pour un bruit
important, la porte INVerseuse transmet le parasite. Pour un bruit d' amplitude
comprise entre VIHmin et VILmax, la sortie n' est pas prvisible. Ces considrations pour
le niveau haut se transposent videmment pour le niveau bas.
Vs1 Vs2
(1) (2)
Vs1 avec un bruit faible Vs1 avec un bruit fort

Vcc Vcc
VOHmin(1) VOHmin(1)
VIHmin(2) VIHmin(2)
V ILmax(2) V ILmax(2)
V V
OLmax(1) OLmax(1)
0 t 0 t
Vs2 sans bruit Vs2 avec bruit
Vcc Vcc
VOHmin(2) VOHmin(2)
V V
OLmax(2) OLmax(2)
0 t 0 t
figure II-3 : Influence du bruit sur une porte
L'amplitude maximale de bruit qui peut tre reue par le signal d'
entre sans que la
sortie ragisse dfinit se qu' immunit statique au bruit (figure II-4). Elle
on appelle l'
se calcule dans le pire des cas avec un signal de sortie au niveau haut minimal
(VOHmin) et au niveau bas maximal (VOLmax). Elle vaut :
VOHmin-VIHmin sur le "1" et VILmax-VOLmax sur le "0"
Tlcom INT 15
Vs1
Vcc
V
OHmin(1)
V immunit au bruit pour le "1"
IHmin(2)
V ILmax(2)
V immunit au bruit pour le "0"
OLmax(1)
0 t
Vs2
Vcc
VOHmin(2)
V
OLmax(2)
0 t
figure II-4 : Immunit statique d'

une porte
Des bruits d' une ampleur plus grande que l' immunit statique ne provoquent pas de
commutation s' ils ont une faible dure c'
est--dire une dure infrieure au "temps de
raction" d'une porte (appel retard). On parle, dans ce cas, d'
immunit dynamique
(figure II-5). Les constructeurs ne fournissent pas de paramtres garantis pour la
calculer.
Vs1
Vcc
V
OHmin(1)
VIHmin(2)
V
ILmax(2)
V
OLmax(1)
0 t
Vs2
Vcc
VOHmin(2)
VOLmax(2)
0 t
figure II-5 : Immunit dynamique d'

une porte
Pour les circuits de la mme famille, les paramtres VOH, VOL, VIH, VIL ne servent
qu' titre d'information car ils sont compatibles par construction. Pour des familles
diffrentes, il faut s'
assurer de la compatibilit des plages de sortie et d'
entre. En cas
d'incompatibilit, il faut faire appel des "adaptateurs" qui assurent les
transformations de niveau.
Tlcom INT 16
) Remarque : lorsqu'une porte a plus d'entres qu' il n'en faut pour calculer une
fonction, les entres excdentaires ne doivent pas tre laisses en l'
air
car elles augmentent la sensibilit du circuit au bruit.
Elles sont polarises avec un niveau inactif :
- "1" pour une NAND
- "0" pour une NOR
3.3/ Courants d'

entre et de sortie - Entrance et Sortance
La source qui impose l' entre d'un circuit logique un niveau 0 ou 1 doit fournir
un certain courant. Courant qui est diffrent suivant l' tat et qui peut tre maximal
suivant les cas pour l'tat 1 ou l'
tat 0. Dans une mme famille de circuit ces valeurs
sont des constantes (sauf pour certains circuits particuliers dont les exigences peuvent
tre plus importante).
On appelle entrance (Fan in) d' un circuit la valeur du courant de commande

exprime en une unit qui est le courant de commande typique de la famille. Un
circuit ayant une entrance de 2 consomme un courant d' entre double de celui d'
un
circuit ordinaire de la mme famille. Le courant unit correspond ce que l'
on appelle
une charge.
Un circuit logique peut d'autre part, sans que le niveau de sortie ne sorte des limites
permises, fournir un courant de sortie maximal. Le rapport entre ce courant maximal
et celui correspondant un charge est appel sortance (Fan out) du circuit. La
sortance indique donc le nombre maximal de charges que peut commander une sortie.
Ces notions d'

entrance et de sortance, amnent dfinir les courants suivants :
) IIH (High Level Input Current) : courant d'

entre au niveau haut
) IIL (Low Level Input Current) : courant d'

entre au niveau bas
) IOH (High Level Output Current) : courant de sortie au niveau haut
) IOL (Low Level Output Current) : courant de sortie au niveau bas
3.4/ Autres paramtres lectriques spcifis
) courant de court-circuit : indique quil faut limiter le nombre et la dure des

court-circuits volontaires sur un mme boitier.
) courant d'alimentation : sert calculer la puissance de l'alimentation.
) tension et courant d'crtage : pour information (lies aux diodes d'crtage qui
protgent les entres).
) courant d'entre la tension d'entre maximale : pour information.
Tlcom INT 17
4/ Paramtres temporels caractristiques d'

une porte
logique
Deux paramtres caractrisent le retard d'
un circuit :
) tPHL (Propagation Delay Time, High to Low Level) ou temps de propagation du
niveau haut au niveau bas pour la transition descendante du signal de sortie.
) tPLH (Propagation Delay Time, Low to High Level) ou temps de propagation du
niveau bas au niveau haut pour la transition montante du signal de sortie.
Exemple : porte INVerseuse
Signal d'entre
Signal de sortie
tPHL tPLH
figure II-6 : Temps de propagation
tpHL + tpLH
On peut donc dfinir un temps de propagation moyen par : tp = 2
L'
existence du temps de propagation entrane deux consquences :
) chaque famille de portes logiques est donc caractrise par une frquence limite
de fonctionnement au-dessus de laquelle les niveaux logiques n' auront pas le
temps de s'tablir.
) si deux signaux simultanment traversent un nombre diffrent de circuits, il est
naturel que les signaux de sortie soient dcals; ceci entrane la possibilit
d'alas dynamiques.
5/ Les familles logiques

Une famille logique est un ensemble de circuits raliss par la mme technologie;
les lments de cette famille ont les mmes caractristiques lectriques et sont donc
compatibles dans l' interfaage. La cration de ces familles standard a pour but de
minimiser les problmes lectroniques poss par la connexion de ces lments.
Les technologies DTL (Diode Transistor Logic) et RTL (Resistor Transistor Logic) sont
trs anciennes et restent utilises seulement dans des applications trs particulires;
elles ne seront pas tudies ici.
Tlcom INT 18
Nous nous limiterons aux principales familles en technologies bipolaires et MOS.
Les paramtres lectriques et temporels prsents dans les paragraphes prcdents

constituent les critres de comparaison des familles logiques.
Chaque familles possde une fonction de base partir de laquelle on fabrique d'autres
fonctions. Le nombre de ces fonctions est aussi une caractristique importante. Parmi
ces caractristiques, deux paramtres constituent les deux objectifs de la recherche
dans le domaine technologique : l' augmentation de la vitesse et la diminution de la
consommation.
5.1/ Technologie bipolaire

5.1.1/ Fonctionnement d'
un transistor bipolaire
Les semiconducteurs sont des corps dont la rsistivit est intermdiaire entre
celle des isolants et des conducteurs. Contrairement aux conducteurs mtalliques leur
rsistivit diminue avec la temprature.
Les matriaux les plus utiliss sont le germanium et le silicium, compte tenu de leur
structure atomique. Par adjonction en trs faible quantit d' autres corps appels
impurets, on modifie considrablement les proprits lectriques de ces corps afin
d'obtenir des semiconducteurs de type N et d' autres de type P. Les semiconducteurs de
type N possdent des lectrons en excs. Les semiconducteurs de type P, quant eux,
ont un manque d' lectrons soit, en d'
autres termes, ils possdent des "trous" en excs.
Si on assemble un cristal de type P et un cristal de type N, on ralise une jonction PN.

Les lectrons libres, en excs dans la rgion N, diffusent vers la rgion P. Les trous, en
excs dans la rgion P, diffusent vers la rgion N. Ce double mouvement de charge
cr une barrire de potentiel (Vb0 avec Vb0 0.2V pour le germanium et Vb0 0.65V
pour le silicium) au voisinage de la jonction (figure II-7). Cette barrire de potentiel
dcrot quand la temprature augmente ( 2,1mV/C pour le germanium et 2,3mV/C
pour le silicium).
Jonction
P N
Barrire de potentiel
figure II-7 : jonction PN
Si on applique une diffrence de potentiel aux bornes de la jonction, un courant

traversera celle-ci si la rgion P est positive par rapport la rgion N (figure II-8). On
parle alors dans ce cas de jonction polarise en direct ou de jonction passante (en
ralit, il faut en plus que V>Vb0).
Tlcom INT 19
+ I -
P N
figure II-8 : jonction PN polarise en direct
Si on inverse les polarits de la source, aucun courant ne traverse la jonction (figure

II-9). La jonction est polarise en inverse : elle est bloque (en ralit, la jonction est
bloque ds que V<Vb0). En ralit, dans ce cas, la jonction PN est le sige d' un trs
faible courant appel courant inverse ou courant de fuite. Sa valeur est de quelques
A pour le germanium et <A pour le silicium.
- +
P N
figure II-9 : jonction PN polarise en inverse
Un transistor est constitu par deux critaux de mme type, P ou N, spars par un
cristal de type contraire de trs faible largeur par rapport aux deux autres (figure II-
10).
P N P N P N
figure II-10 : jonctions PNP et NPN
On obtient ainsi des transistors PNP ou NPN comportant deux jonctions et trois
lectrodes (figure II-11).
Emetteur Collecteur
Base
figure II-11 : transistors bipolaires
Le transistor bipolaire se reprsente par le symbole suivant :
C
B
Tlcom INT 20
Sur ce symbole, on indique le type de transistor PNP ou NPN en plaant une flche
sur la connexion d'metteur (IB, IC et IE indiquent les sens des courants de base, de
collecteur et d'
metteur) :
Ic Ic
C C
Ib Ib
B NPN B PNP
E E
Ie Ie
Sans voquer beaucoup plus dans le dtail le principe de fonctionnement d' un

transistor bipolaire (pour plus d'info. cf. cours d'
lectronique), on peut nanmoins
partir du sens de la polarit des jonctions Base-Emetteur et Base-Collecteur en
rsumer les diffrents types de fonctionnement :
BE \ BC Polarisation Directe Polarisation Inverse

Polarisation Directe Satur Normal
Polarisation Inverse Anormal Bloqu
Satur : VCE = (VCE)sat 0V transistor interrupteur ferm

Bloqu : IC = ICE0 0A transistor interrupteur ouvert
Normal : IC/IB = ; VBE VBE0
Anormal : jonction Base-Emetteur bloque; jonction Base-Collecteur passant
(cf. montage en Totem-ple)
5.1.2/ Famille TTL
5.1.2.1/ TTL Standard
Le circuit de base est donn ci-dessous :
Vcc
Rc
Rb
T1 T2
Vs
Ve
figure II-12 : circuit de base des portes TTL
Tlcom INT 21
Fonctionnement :
): - lorsque : Ve = 0, T1 est satur, la tension (VCE)T1 0.2V et le transistor T2 est
bloqu, on a donc Vs=Vcc, d'o un niveau haut (H) en sortie.
- lorsque : Ve = Vcc, la jonction metteur-base de T1 est polarise en inverse, la
jonction base-collecteur est polarise en direct, la courant IB de T1
sature T2 et la tension VS = (VCE)sat 0.2V d'
o un niveau bas (L) en
sortie.
Si on considre maintenant deux entres Ve1 et Ve2, le schma devient celui de la

figure II-13.
Rc
Rb
T11 T2
Vs
Ve1
T12
Ve2
figure II-13 : schma de principe d'

une porte TTL plusieurs entres
Les deux transistors d' entre ont leurs bases et collecteurs relies; lors de la
fabrication cette liaison peut aller jusqu' la fusion totale conduisant un transistor
multi-metteur. D' o le circuit d'
entre de la figure II-14.
Rc
Rb
T1 T2
Vs
Ve1
Ve2
figure II-14 : porte TTL entres sur transistor multi-metteur
Tlcom INT 22
a) Sortie en Totem-Ple
La porte NAND-TTL-7400 est ralise l' aide d'un transistor multi-metteur

l'entre. La sortie, en ralit, n'
est pas un simple transistor car un tel montage est mal
adapt l' attaque de charge capacitive. En effet, la capacit C se charge alors
travers une grande rsistance Rc d' o l'
apparition d'une constante Rc.C importante.
On remplace donc Rc par un circuit S associ au Totem-Ple constitu par T3 et T4
(figure II-15). La charge C s' effectue par l'
intermdiaire de T3 donc sous faible
rsistance de sortie. La diode D sert bloquer T3 lorsque la sortie de la porte est
l'tat bas et limiter ainsi la consommation du circuit. Le temps de transit est de
l'ordre de 10ns.
Fonctionnement :
): - lorsque : Ve1 = Ve2 = 5V, les diodes metteur-base de T1 sont bloques en

revanche la diode base-collecteur est conductrice. Un courant circule
donc entre la base et le collecteur de T1. Ce courant assure la
saturation de T2 qui lui entrane la saturation de T4. T2 tant satur,
VCE2 0V or VE2 = VB4 0.6V donc Vc2 0.6V. Or T3 ne peut conduire
cause de D que si sa base est porte environ 1.2V, il est donc
bloqu. Alors Vs = (VCE3)sat 0.2V d'
o l'
apparition d'
un niveau bas.
- lorsque : Ve1 = 0V et/ou Ve2 = 0V, R1 assure la saturation de T1 ce qui amne
zro le potentiel de base de T2 donc bloque T2 et aussi T4. T3 se trouve
alors satur grace la rsistance R2 qui relie sa base +Vcc. La sortie
est alors au niveau haut.
S
Vcc = 5 V
R2 R3
R1
T3
T1 T2
Ve1 D
Ve2
T4
Vs C
R4
figure II-15 : sortie en Totem-Ple d'

une porte TTL
Tlcom INT 23
Le montage dit totem-ple est trs utilis pour des charge capacitives rclamant un
courant important.
Il faut noter qu' en ralit, les entres d'une porte TTL sont protges contre les
tension ngatives par des diodes dites d'
crtage (clamping) qui empchent les signaux
d'entrs de descendre trop en-dessous de la masse (figure II-16).
Base
Ve1 T1 Collecteur
Ve2 IK
VI Diodes d'crtage
K
VI = Voltage Input Clamping

K
IK = Input Current ( la tension d'crtage)
figure II-16 : Prsence de diodes d'

crtage l'
entres d'
une porte TTL
Ces tensions ngatives n' existent pas de manire permente puisque les circuits
focntionnent entre 0v et 5v. Elles apparaissent de manire fugitive lors de la
transition haut vers bas du signal d'
entre surtout lorsque les lignes de transmission
sont mal adaptes.
b) Notion de circuits expensibles
Soit un circuit ET deux entres effectuant l' opration : S = A B . Pour raliser

un circuit ET quatre entres qui effecturait : S = A B C D , on peut songer utiliser
trois portes deux entres comme ci-dessous :
A
B
S = A.B.C.D
C
D
Dans certains cas, on peut associer plus directement les sorties des deux portes ET
sans dommage pour les circuits.
A
B
A
P B
S = A.B.C.D
C
C D
D
Tlcom INT 24
expensibles. La jonction au point P est

Si ceci est possible, les circuits sont qualifis d'
appele "ET cabl" voir "ET fantme" du fait que S = A B C D . Cette jonction est
parfois aussi improprement appele "OU cabl" voir "OU fantme".
c) Sortie collecteur ouvert
Si on considre deux sorties en totem-ple relies entre elle, on obtient le schma

de la figure II-17.
On peut constater que tant que les transistors T3 et T' 3 ainsi que T4 et T'
4 sont dans le
mme tat (c' est--dire que les sorties S1 et S2 sont au mme niveau), il n' y a pas de
problmes. En revanche, si on se trouve dans le cas de figure o S1 et S2 sont de
niveaux diffrents c'est--dire :
T3-T'
4 : bloqus et T4-T'
3 : saturs (cas 1)
T3-T'
4 : saturs et T4-T'
3 : bloqus (cas 2)
un courant ISC (short-circuit) pourrait alors circuler entre : R'
3-T'
3-D'
-T4 (cas 1)
R3-T3-D-T'
4 (cas 2)
Ces diffrents lments ne sont pas dimensionns pour supporter ISC. La sortie totem-
ple ne permet donc pas la runion de plusieurs sorties pour raliser un ET-cabl.
Vcc = 5 V
R3 R3
T3 T3
D D
S1 S2
T4 T4
S=S1.S2
figure II-17 : sorties en totem-ple relies
Tlcom INT 25
Afin de permettre la connexion de plusieurs sorties, les fabricants livrent des circuits
dits collecteur ouvert comme la porte NAND-TTL-7403. Sur le schma lectrique
donn en figure II-18, on peut constater que les lments R3, T3 et D ont disparu.
Vcc = 5 V
R2
T2
T4
Vs
R4
figure II-18 : sortie collecteur ouvert
Plusieurs sorties de ce type peuvent tre connectes ensemble pour raliser un ET-
cabl moyennant une rsistance extrieure Rext de rappel au 5V dite de pull-up (figure
II-19).
Certains circuits sont prvus avec un transistor de sortie pouvant supporter une
tension de plusieurs dizaines de volts (30v pour la porte INV-TTL-7404). Ces circuits
sont prcieux comme gnrateurs d' impulsions de grandes amplitude.
Vcc = 5 V
Rext
S1
S=S1.S2. ... .Sn
T41
S2
T42
Sn
T4n
figure II-19 : sorties collecteur ouvert relies
Tlcom INT 26
L'intrt du ET-cabl n'

est pas d'
conomiser de vritables portes ET en reliant
directemment des sorties collecteur ouvert mais de raliser des bus de
communication.
d) Notion de bus de communication
Trois sources S1, S2 et S3 peuvent mettre de l'

information vers un rcepteur R
sur une liaison commune condition de la partager dans le temps (figure II-20).
S1
I
S2 R S1 S2 S3 S1 S2
Liaison t
commune
S3
figure II-20 : transport dinformation par liaison commune
Une solution consiste valider chaque information I1, I2 et I3 par trois signaux V1, V2
et V3 dcals dans le temps et runir les trois produits partiels par une porte OU
(figure II-21).
I1
V1 V1
I t
I2 V2
R
V2 t
Liaison
commune V3
I3
t
V3
S1 S2 S3 S1 S2
t
figure II-21 : liaison commune avec des portes standards
De la sorte, un instant donn, il n' y a qu' une source mettant sur la liaison
commune. L' information vaut : I = I1 V1 + I 2 V2 + I 3 V3
Des portes collecteur ouvert offrent une fonction semblable en conomisant la porte
de runion (figure II-22).
+Vcc
Rext
I1
V1
I2 I
R
V2
Liaison
commune
I3
V3
Figure II-22 : liaison commune avec des portes collecteur ouvert
Tlcom INT 27
Le point commun a deux tats : le repos (aucune source active) et l'

activit (une seule
source active). Ce point commun donne :
): I = I1 V1 I 2 V2 I 3 V3
d'
o :
): - au repos : I = I1 0 I 2 0 I 3 0 = 1 (V1=V2=V3=0)
): - activ : I = I1 1 I 2 0 I 3 0 = I1 (V1=1, V2=V3=0)
Au repos, le point commun est 1; en activit, il transmet l'information d'une source

sous forme inverse. Dans l' exemple prcdent, la liaison commune n' a qu' un fil et ne
transporte qu'une seule information la fois provenant de l'
une des trois sources. Pour
accrotre la capacit de transmission, le montage prcdent est rpt n fois et
constitue un bus parallle de n bits (figure II-23).
I1.0 I1.1 V1 I1.7 I2.0 I2.1 V2 I2.7 I3.0 I3.1 V3 I3.7
... ... ...
... ...
Vcc
Bus 8 bits
figure II-23 : constitution d'

un bus parallle huit bits
Les boitiers quadruple porte NAND-TTL en standard (7400 - sorties en totem-ple) et

en sortie collecteur ouvert (7403) ont des paramtres lectriques presqu'
identiques
sauf pour :
) VOH : la tension de sortie au niveau haut du 7403 est plus leve que celle du
7400; elle est gale Vcc (5.5V maxi) pour le 7403 contre 3.4V pour le
7400. Ceci premet de commander des circuits ayant des tensions
d'entre VIH leves.
) IOH : le courant de sortie au niveau haut du 7403 n' est pas fourni comme
pour une porte standard (7400) mais absorbe. Il vaut 025mA pour le
7403 au lieu de -0.4mA pour le 7400.
Tlcom INT 28
En revanche, les paramtres temporels sont bien diffrents :
) pour le 7400 : tPLH = 22ns maxi

tPHL = 15ns maxi
) pour le 7403 : tPLH = 45ns maxi

tPHL = 15ns maxi
Dans le cas du 7403, ces paramtres prsentent une bien plus grande dissymtrie que
dans celui du 7400. Le passage au niveau haut est moins rapide que le passage au
niveau bas. Ceci est d au fait que l' impdance de sortie au niveau haut, gale
pratiquement Rext, peut tre leve (de l'
ordre de quelques kohms). Ce qui implique
une vitesse de commutation notablement diminue.
En rsum donc, les bus de communication raliss avec des portes collecteur ouvert
prsentent l'
inconvnient d' avoir des temps de commutation important et diffrents
pour le passage 1 et 0, dus la dissymtrie des impdances de sortie pour ces deux
cas.
e) Sortie trois tats
Pour construire des bus de communication rapides sans les dissymtries de

temps de communication du collecteur ouvert, les constructeurs proposent des portes
dont les sorties prsentent trois tats : deux basse impdance 0 et 1 comme
pour une porte ordinaire et un troisime haute impdance. Ce dernier tat
s'obtient en bloquant les deux transistors du totem-ple de sortie d' une porte
classique. Tout se passe comme si les sorties des portes taient dconnectes du bus;
elles ne perturbent donc pas la porte active. A un instant donn une seule porte se
trouve dans l' tat basse impdance 0 ou 1, toutes les autres tant en haute
impdance.
La figure II-24 reprsente un buffer (circuit tampon) trois tats.
Le fonctionnement est le suivant :
): - lorsque : E = 0, le transistor T6 est bloqu, le systme fonctionne comme un

circuit TTL classique. Ici : S = A .
): - lorsque : E = 1, le transistor T6 est satur, la diode D est relie la masse

ce qui assure d' une part le blocage du transistor T3 (car VB3=0.6 et si T3
conduit alors VE3>0 VBE3<0.6 T3 bloqu) et donc le blocage de T4 et
d' autre part la saturation de T1 par R1 et donc le blocage de T2 et de T5.
N' importe quel potentiel peut tre appliqu en S par un circuit extrieur
sans dteriorer la porte.
Tlcom INT 29
Vcc = 5 V
R3
R1
T3
T4
A
T1 T2
signal
D T5
E
T6 Vs
validation R2 R4
figure II-24 : exemple de circuit de sortie 3 tats
Ce principe de fonctionnement permet donc de relier plusieurs sorties condition

un seul circuit ne soit valid la fois.
qu'
Certains buffers sont inhibs par un niveau haut (exemple : le quadruple buffer
74125 non inverseur) d'autres sont inhibs par un niveau bas (exemple : le quadruple
buffer 74126 non inverseur).
f) Portes entres Trigger de Schmitt
Si le signal d'entre d' une porte standard des temps de monte et de descente
trop long, la sortie oscille (figure II-25). Ceci est d aux fluctuations du signal d'
entre.
10% 90% 90% 10%
Entre
temps de monte temps de descente

Sortie
figure II-25 : oscillations en sortie dun inverseur standard
Les portes entres Trigger de Schmitt vitent ce dfaut (exmple la porte INV-TTL-
7414). Elles ont deux seuils distincts pour le 0 et le 1. Elles fonctionnent avec
hystrsis : aprs franchissement d' un seuil, le circuit n'
est sensible qu'
l'
autre seuil.
Si celui du 1 a t dpass, la sortie ne change que si l' entre repasse sous celui du 0 et
inversement (figure II-26).
Tlcom INT 30
S1
S0
Entre
Sortie
figure II-26 : rponse d'

un inverseur entres trigger de
Schmitt pour un signal lent
Les variations du signal d'entre autour d' un seuil ne provoquent plus d' oscillations
comme pour une porte ordinaire. Cet hystrsis amliore aussi l' immunit au bruit :
tant qu'
un parasite n'atteint pas l'
autre seuil, la sortie reste insensible (figure II-27)
S1
S0
Entre
Sortie
figure II-27 : rponse d'

un inverseur entres trigger de
Schmitt pour un signal parasit
Par rapport une porte standard, quatre paramtres nouveaux caractrisent les
entres d'
une porte trigger de Schmitt :
) VT+ et VT- : seuils de basculement aux niveaux haut et bas qui remplacent
VIH et VIL
) IT+ et IT- : courants d'

entre aux seuils haut VT+ et bas VT-
Le symbole graphique des trigger de Schmitt rappelle l'

hystrsis (figure II-28) :
A
A S=A S=A.B
B
(7414) (74132)
figure II-28 : symbole indiquant la prsence de triggers de Schmitt
Le signal de sortie d'

une porte entres trigger de Schmitt a des temps de monte et
de descente courts comme ceux des portes standard.
Un trigger de Scmitt peut servir fabriquer une impulsion d' initialisation la mise
sous tension d'un systme logique. Le montage comporte un rseau RC branch
l'
entre d'un inverseur (figure II-29). Avant la mise sous tension, la capacit est
dcharge. La tension Vcc s'
tablit : l'
inverseur reoit d'
abord un "0" en entr et fournit
Tlcom INT 31
un "1" en sortie. Un courant traverse la rsistance et charge peu peu la capacit. Le

potentiel de l'
entre monte selon une loi en exponentielle et finit par atteindre puis
dpasser le seuil haut. La sortie de l'
inverseur passe alors 0. La dure de l'
impulsion
dpend de la constante de temps RC et du seuil de basculement haut. La constante de
temps se rgle pour fournir une impulsion d' une dure d'environ 20 50 ms.
Vcc
Vcc
R
A RZ A
RZ
figure II-29 : Formation dune impulsion avec un inverseur

logique entre en trigger de Schmitt
5.1.2.2/ TTL Schottky
Dans la famille TTL Standard prsente prcdemment, les transistors

travaillent en commutation c' est--dire qu'ils sont parfois saturs. Or un transistor
satur stocke des charges dans sa base qui devront ensuite tre vacues. Ceci limite
fortement la vitesse de commutation. Pour augmenter la vitesse, il faut viter la
saturation, ceci peut se faire en plaant une diode en parallle sur l' espace base-
collecteur de faon maintenir le collecteur un potentiel trs lgrement infrieur
celui de la base (figure II-30). Il est vident que la diode doit tre rapide; c'est la raison
pour laquelle des diodes Schottky sont utilises (cf. cours d' lectronique).
C C
B B
E E
figure II-30 : symbole du transistor muni dune diode Schottky
Le gain en vitesse est important, les temps de transit tant de quelques nanosecondes
seulement (exemple : cf. doc. constructeur porte NAND-TTL-74S00).
La vitesse de fonctionnement est amliore mais la consommation par porte reste

leve.
Pour diminuer cette consommation, il a t dcid d' augmenter la valeur des

rsistances intervenant dans les circuits. Ceci nous amne la logique TTL-LS (Low
Power Schottky) qui, d' une part, consomme moins que la TTL-Schottky et la TTL-
Standard et, d'autre part, constitue du point de vue de la vitesse un compromis entre
la TTL-Standard et la TTL-S (exemple : cf. doc. constructeur porte NAND-TTL-
74LS00).
Tlcom INT 32
On doit noter la diversit du dispositif d'

entre des circuits TTL-Schottky :
) - entres sur metteur du transistor Schottky (exemple : NAND-TTL-74S00)
) - entres sur rseau diodes Schottky (exemple : NAND-TTL-74LS00)
D'aprs les documents constructeurs, on peut constater que la TTL-Schottky normale
(TTL-S) est la plus rapide et la plus gourmande mais elle est totalement compatible
avec la TTL-Standard. La TTL Low Power Schottky (TTL-LS) travaille avec des
courants plus faibles, la sortie d'
une porte LS ne peut pilloter que deux portes TTL
Standard ou S.
Les familles TTL-AS et TTL-ALS sont des sries TTL-S et TTL-LS perfectionnes o
la puissance dissipe est rduite. Les rsistances associes aux transistors sont leves
pour diminuer la consommation (exemple : cf. doc. constructeur NAND-TTL-74AS00 et
NAND-TTL-74ALS00).
5.1.3/ Les autres familles bipolaires
a) La famille ECL
Cette technologie bipolaire doit tre utilise lorsque la vitesse est le paramtre
essentie. Elle est limite, comme la famille TTL-Standard, en densit d' intgration
(300 500 portes pour une puissance de 1W). Cette famille logique Couplage par
Emetteurs (ECL : Emetter-Coupled Logic) est caractrise par le temps de stockage
trs faible des transistors parce que ces derniers ne sont jamais saturs. On atteint
des temps de propagation infrieurs 0.5ns pour des composants perfectionns.
Le montage de base de cette famille ECL est un tage diffrentiel (cf. cours
d'lectronique).
L'inconvnient majeur de la famille ECL est que celle-ci fonctionne avec une tension
ngative et diffrents niveaux logiques (niveau (1) -0.8V, niveau bas (0) -1.8V); ce
qui rend son interconnexion avec d' autres familles TTL (ou CMOS) trs difficile. Ce
problme peut nanmoins tre rsolu de nos jours l' aide des translateurs TTL-ECL
et ECL-TTL fournis par certains fabricants.
Par ailleurs, la grande rapidit des portes ECL exige des prcautions dans la mise en
oeuvre pratique en particulier pour l'interconnexion entre les circuits.
b) La famille I2L ou MTL
) - I2L = Integrated Injection Logic (logique injection intgre)

) - MTL = Merged Transistor Logic (merged = fusionn)
Deux applations correspondant au mme principe de fonctionnement donn par deux
fabricants diffrents. Cette famille eu un dbut trs prometteur mais les difficults
de fabrication l'on rendue vulnrable dans la concurrence avec les autres technologie
de type CMOS.
Tlcom INT 33
5.2/ Technologie CMOS

L'intrt des MOS (Metal Oxyde Semiconductor) en commutation vient
principalement de leur forte impdance d' entre, de leur faible courant rsiduel de
blocage, de l'
absence de temps de stockage et de leur grande facilit d'
intgration.
Ils sont commands par une tension alors que les bipolaires sont commands par un
courant.
Il existe de nombreuses approches de la technologie MOS.
5.2.1/ Rappel sur la technologie MOS canal P
Cette technologie reprsente la technologie originelle des dispositifs MOS. Le

MOS Canal P enrichissement est caractris par son tat bloqu en l' absence de la
polarisation (VGS = 0), il est ferm pour VGS<-VT, VT tant la tension de seuil. Son
principal avantage est la simplicit du processus de fabrication. Ces inconvnients
sont sa faible vitesse, ses tensions d' alimentation leves et sa faible densit
d'intgration.
Le symbole du transistor MOS Canal P enrichissement et sa caractristique

ID=f(VGS) sont indiqus figure II-31. Le MOS Canal P est souvent appel PMOS.
ID
VGS S ID
G B
D
VGS
VT < 0
G = Grille B = Base
S = Source D = Drain
figure II-31 : MOS Canal P ( enrichissement)
5.2.2/ Rappel sur la technologie MOS canal N
Cette technologie est plus utilise que la prcdente. La mobilit des lectrons
donne une vitesse 2 3 fois plus leve que celle du MOS Canal P o les porteurs
majoritaires sont des trous. L' introduction des techniques d'isolation par oxyde
amliore la densit d' intgration. La consommation des circuits MOS est trs faible
(10 fois plus faible que celle des TTL - cf. doc. constructeurs).
Leur principale infriorit vis vis des TTL est leur faible vitesse.
Les symboles du transistor MOS Canal N enrichissement et sa caractristique
ID=f(VGS) sont indiques figure II-32. Le MOS Canal N est souvent appel NMOS.
Tlcom INT 34
ID
D ID
G B
VGS S
VGS
VT > 0
G = Grille B = Base
S = Source D = Drain
figure II-32 : MOS Canal N ( enrichissement)
5.2.3/ Les portes CMOS
La technologie MOS utilisant les MOS Canal N ou P est largement utilise pour
la ralisation de circuits complexes. En revanche, elle n'existe pas sous forme de
famille technologique comme la TTL par exemple. Il n' en est pas de mme avec la
technologie CMOS.
Les MOS Complmentaires (CMOS) associent un NMOS un PMOS conformment

la figure II-33 qui illustre galement le circuit inverseur de cette famille.
+VDD
S ID
G
B PMOS
D
Ve Vs
D
B NMOS
G
S
figure II-33 : Inverseur CMOS
Le fonctionnement est le suivant :
): - lorsque : Ve = 1 (niveau haut > VT), le NMOS conduit tandis que le PMOS
est bloqu, VS se trouve au niveau bas, le courant ID est pratiquement nul.
): - lorsque : Ve = 0 (niveau bas voisin de 0V), le PMOS conduit tandis que le
NMOS est bloqu, VS se trouve au niveau haut (pratiquement gal VDD).
Les rles prcdents de NMOS et de PMOS sont donc permuts.
Quel que soit l' tat logique, il y a toujours un transistor ouvert, la consommation au
repos (dite statique) est nulle sinon ngligeable. En revanche, au cours de rgimes
transitoires, il existe une certaine consommation (dite dynamique).
Tlcom INT 35
A partir de l' inverseur prcdent, on conoit des portes lmentaires NOR-CMOS

(figure II-34) et NAND-CMOS (figure II-35).
L'
analyse des portes CMOS estimmdiate; prenons l'
exemple de la porte NOR :
): - si Ve1 ou Ve2 est l'

tat 1, les transistors NMOS sont passant, la tension
d'alimentation VDD sera isole de la sortie VS parce qu' un des deux
transistors PMOS sera bloqu, la sortie sera l'etat 0.
): - si maintenant Ve1 et Ve2 sont l'tat 0, les PMOS seront ferms, la sortie
sera au niveau 1 parce qu' elle est relie VDD tandis que les NMOS sont
bloqus.
+VDD
D
PMOS S
D
Vs
D D
Ve1 NMOS Ve2
S S
Vss
figure II-34 : porte NOR en CMOS
+VDD
S S
Ve1 PMOS Ve2
D D
Vss
D
NMOS
S
D
S
Vs
figure II-35 : porte NAND en CMOS
Il faut noter que tout comme la famille TTL qui possde des portes sorties
collecteur ouvert et trois tats ainsi que des portes entres trigger de Schmitt, il
existe dans la famille CMOS des portes sorties drain-ouvert et trois tats ainsi
que des portes entre trigger de Schmitt (cf. doc. constructeurs).
Tlcom INT 36
5.2.4/ Les familles CMOS
Elles sont rsumes figure II-36.
4000 74 C
SERIE 74 HC 74HCT
V+ = 5V V+ = 5V
Plage de tension dalimentation (V) 3 15 3 15 26 4.5 5.5
Entre :
VEL max (V) V+ = 5V 1.5 1.5 0.9 0.8
VEH min (V) V+ = 5V 3.5 3.5 3.15 2
Sortie :
IS < 1 A 0.05
VSL (V) IS 20 A 4.5 4.4 4.4
ISH max 4.6 3.76 3.76
IS < 1 A 4.95
VSH (V) IS 20 A 4.5 4.4 4.4
ISH max 4.6 3.76 3.76
ISL max (mA) 0.36 1.75 4 4

ISH max (mA) -0.12 -1.75 -4 -4
tP max (ns) 35 90 35 8 10
Consommation statique (mW) < 5 10-3 10-2 10-2 10-2
Consommation dynamique (mW) 0.65 0.7 0.85 0.85

F = 1MHz
figure II-36 : les diffrentes familles CMOS
Sur cette figure II-36, on peut distinguer :
): - les circuits lents : srie 4000 et 74C, caractriss par :

- une consommation statique ngligeable,
- une excellente immunit au bruit,
- un temps de propagation lev,
- un courant de sortie faible,
- la possibilit de fonctionner avec des tensions d'
alimentation de 3V
18V ou de 3V 12V.
): - les circuits rapides :

- compatibles TTL : 74HCT,
- non compatibles TTL : 74HC,
gnralement aliments sous 5V.
- l'
immunit au bruit statique de la srie 74HC est meilleur que celle
des sries compatibles 74HCT,
-le temps de propagation de la srie 74HC est faible.
Tlcom INT 37
Le rseau des caractristiques de la figure II-37 illustre les diffrences fondamentales

qui existent entre les familles CMOS et TTL lorsqu' on compare leur consommation en
focntion de la frquence de fonctionnement.
Consommation par porte en W
100m
10m TTL 74 S
TTL 74 AS
TTL 74 LS
1m TTL 74 ALS
100
10 CMOS 74 HC 74 HCT
100n
CMOS 4000
10n
1n
1 10 100 1k 10k 100k 1M 10M 100M Frquence en Hz
figure II-37 : comparaison entre les deux familles TTL et CMOS de la

consommation en fonction de la frquence de fonctionnement
En statique, la consommation de la famille CMOS est pratiquement nulle mais en

rgime de commutation hautes frquences ( partir de 1MHz) elle rattrape celle de
la famille TTL.
5.3/ Interface entre les familles logique

On a vu que les familles logiques prsentent des caractristiques d' entre et de
sortie diffrentes: niveaux logiques, tension d' alimentation, courants d' entre,
courants de sortie, vitesse, ...
Il est vident que l' association des circuits logiques appartenant deux familles
diffrentes ncessite une certaine adaptation entre les deux dispositifs : c'est le rle
des interfaces.
Les cas pratiques et frquents sont :
): - interface entre les circuits TTL et CMOS,
): - interface entre une logique lente et une logique rapide, la premire

tant en gnrale la TTL et la seconde la ECL; la logique rapide doit
prcder l'autre, l'
inverse est peu utilis.
Tlcom INT 38
III- FONCTIONS ET CIRCUITS LOGIQUES

COMBINATOIRES
1/ Introduction
Un circuit est dit combinatoire si sa sortie ne dpend que de la combinaison de
ses entres. A une seule combinaison des variables d' entre correspond une seule
combinaison de sortie. En particulier, la variable temps n' intervient pas dans la
dtermination de l' tat des sorties, le circuit ne conserve aucune mmoire de l' tat
prcdent et toute nouvelle combinaison des entres donne naissance une nouvelle et
unique combinaison des sorties.
En fait, le temps de propagation intervient videmment au niveau de chaque
oprateur mais ces retards n' ont pour effet que de diffrer l' obtention de la
combinaison des sorties qui reste alors stable si on maintient la mme combinaison
des entres. Ce temps n' agira qu' au niveau de la frquence des changements de
combinaison l'entre. Ces tats transitoires ne sont pas pris en considration dans
l'
tude intrinsque des circuits.
2/ Fonctions combinatoires arithmtiques

2.1/ Reprsentation des nombres
2.1.1/ Reprsentation des nombres entiers positifs
a) Code binaire pur
Un nombre N peut s'

crire sous la forme :
N = Bn.2n+Bn-1.2n-1+...+B1.21+B0.20
Un code binaire pur s'

crit :
BnBn-1...B1B0 avec Bi = 0 ou 1
Bn est le bit de plus fort poids ou le bit le plus significatif (MSB : Most Significiant
Bit), tandis que B0 est le bit le moins significatif (LSB : Least Significant Bit).
Pour obtenir le nombre binaire, on peut prendre les restes successifs et le dernier
rsultat de la division du nombre en base 10 par 2.
) Exemple : 14 2
0 7 2
1 3 2
1 1
Tlcom INT 39
On a donc : 14base 10 = 1 1 1 0base 2

MSB LSB
b) Code octal - Code hexadcimal
Pour viter les nombres trop levs de bits pour les nombres de grandes valeurs,
on utilise le code octal et le code hexadcimal.
Le nombre octal quivalent un nombre binaire s' obtient en dcoupant ce dernier en
tranches de trois chiffres partir de la droite et en convertissant chaque tranches en
octal. Le passage de l'octal au binaire s'effectue par le processus inverse.
Le passage de l' hexadcimal au binaire s' effectue avec une rgle voisine, en dcoupant
le nombre binaire en tranche de quatre chiffres.
) Exemple : - conversion binaire o octal

binaire : 010 000 011 001

octal : 2 0 3 1 on crit : 20318
- conversion octal o binaire

octal : 5 1 7

binaire : 101 001 111
- conversion binaire o hexadcimal

binaire : 0011 1111

hexadcimal : 3 F on crit : 3F16
- conversion hexadcimal o binaire

hexadcimal : F E

binaire : 1111 1110
Le code hexadcimal qui consiste utiliser les lettres A, B, C, D, E et F pour coder les
nombres entre 10 et 15 est trs utilis dans les microprocesseurs.
L'opration qui consiste dcouper un nombre binaire en tranches de trois ou quatre

chiffres pour obtenir son expression en code octal ou hexadcimal revient en fait
effectuer des divisions successives par 8 ou par 16 du nombre dcimal quivalent au
nombre binaire. En effet, la division d' un nombre N par B permet d' obtenir un
quotient Q et un reste R tels que : N = Q.B + R. Pour nous le reste R de la division
donne le chiffre a0. En divisant ensuite le quotient Q par B, on obtient le chiffre
suivant a1. Le processus continue jusqu' l'
obtention d'
un quotient nul.
Tlcom INT 40
Ce qui donne : N = an.Bn+an-1.Bn-1+...+a1.B1+a0.B0

En suivant ce principe, on obtient donc par exemple :
37810 = 1.28+0.27+1.26+1.25+1.24+1.23+0.22+1.21+0.20 = 1011110102
= 5.82+7.81+2.80 = 5728
= 1.162+7.161+10.160 = 17A16
c) Code BCD
Ce code reprsente directement chaque chiffre dcimal par son quivalent

binaire.
0011 0010 0111

3 2 7 on crit : 32710
C'est le code dcimal cod binaire (Binary Coded Decimal), il est trs commode pour
visualiser des chiffres, il trouve une application importante dans les appareils de
mesures numriques. Cependant, il s' avre peu commode dans les oprations
mathmatiques. En effet, dans le cas o il y a une retenue on peut obtenir un rsultat
qui ne correspond aucune combinaison de ce code.
) Exemple :
1000 810
+ 0101 + 510
1101 1310
Le rsultat 1101 ne correspond aucune valeur du code BCD. Pour tablir le rsultat
correct, il faut qu'
on ait :
BCD : 1 0011

dcimal : 1 3
Ce rsultat sera obtenu en ajoutant au rsultat initial 0110 (= 610).
On a donc :
1101
+ 0110
1.0011
d) Code Excess 3 - BCD
On code chaque chiffre dcimal par son quivalent binaire augment de 3.
) Exemple : le chiffre 1 est cod 0100 parce que :

binaire : 0001
+ 0 0 1 1 310
0100
Tlcom INT 41
Les quivalences sont indiques dans le tableau ci-dessous :
Dcimal Excess 3 - BCD

0 0011
1 0100
2 0101
3 0110
4 0111
5 1000
6 1001
7 1010
8 1011
9 1100
Ce code a pour but de symtriser l'

addition par la considration des deux cas sans et
avec retenue.
) Exemple : - addition sans retenue :

210 0101BCD+3
+ 410 + 0111BCD+3
610 1100BCD+3 910
-3
1001BCD+3 1001BCD+3 610
pour obtenir le rsultat correct, il faut retrancher 3.
- addition avec retenue :
810 1011BCD+3
+ 510 + 1000BCD+3
1310 1 . 0011BCD+3 ?
+3 +3
0100 0110BCD+3 0100 0110 1310
pour obtenir le rsultat correct, il faut ajouter 3.
Dans la pratique, ce codage reste tout de mme peu utilis.
e) Code 2 parmi 5
Chaque chiffre dcimal est cod par 5 bits dont deux seulement ont la valeur 1.
La tableau d'
quivalences est indiqu ci-dessous :
Tlcom INT 42
Dcimal Code 2 parmi 5

0 01100
1 11000
2 10100
3 10010
4 01010
5 00110
6 10001
7 01001
8 00101
9 00011
Ce code est utilis dans les transmissions parce que l'

exactitude de l'
information est
facilement vrifiable.
f) Code Gray
Ce code permet de passer d' un nombre au suivant en changeant seulement un

bit. Le tableau d'
quivalence est indiqu ci-dessous :
Dcimal Gray
0 0000
1 0001
2 0011
3 0010
4 0110
5 0111
6 0101
7 0100
axe de symtrie
8 1100
9 1101
10 1111
11 1110
12 1010
13 1011
14 1001
15 1000
Ce code est trs commode pour la fabrication de capteurs numriques comme les
codeurs angulaires qui sont utiliss pour la mesure des dplacements.
Le code Gray permet de supprimer l' ambiguit aux frontires car entre deux positions
successives un seul bit change.
L'existence de l'axe de symtrie entre 7 et 8 donne ce code le nom de binaire
rflchi. L'inconvnient de ce code est bien sr sa non pondration; ceci explique la
ncessit d'effectuer un transcodage chaque fois que l' on doit faire des oprations
arithmtiques.
Tlcom INT 43
g) Code Gray Excess 3 - BCD
C'est un code BCD qui garde la priorit du code Gray consistant un changement
d'
un seul bit lorsqu'
on passe d'un nombre au suivant. Le tableau d' quivalence est
donn ci-dessous :
Dcimal Gray Excess 3 - BCD

0 0010
1 0110
2 0111
3 0101
4 0100
5 1100
6 1101
7 1111
8 1110
9 1010
2.1.2/ Reprsentation des nombres entiers relatifs
Il existe plusieurs reprsentations :
a) Signe et Module
La valeur absolue ou le module est cod en binaire pur, le signe est reprsent
par un bit : 0 pour positif, 1 pour ngatif. L'
inconvnient est d'
avoir deux zros : + 0 et
- 0. De plus, les oprations d' addition et de soustraction doivent tre faites par des
circuits diffrents.
b) Complment 1
La reprsentation est identique celle de la mthode prcdente : le premier bit

indique le signe; les bits suivants indiquent le module en binaire naturel pour les
nombre positif; pour les nombres ngatifs on remplace les bits du nombre positif par
leur complment 1. Ce codage facilite la soustraction mais garde toujours
l'
inconvnient des deux zros.
) Exemple : + 2610 0 110102

- 2610 1 001012
Les oprations d' addition et de soustraction de nombres cods par le complment 1

sont dtailles au travers des exemples suivants :
Tlcom INT 44
) Exemple : - addition de deux nombres de mme signe :
(+13)10 0011012
+ (+11)10 + 0010112
(+24)10 0110002
(les nombres sont cods sur 6 bits pour pouvoir compt de +31= -32 et
que : 64 = 26)
(-13)10 1100102
+ (-11)10 + 1101002
(-24)10 c 1001102 = (-25)10
+ 12 retenue
1001112 = (-24)10
- addition de deux nombres de signes opposs :
(-13)10 1100102
+ (+11)10 + 0010112
(-2)10 1111012 = (-2)10
(+13)10 0011012
+ (-11)10 + 1101002
(+2)10 c 0000012 = (+1)10
+ 12 retenue
0000102 = (+2)10
Pour obtenir des rsultats corrects, il faut donc prendre en compte la retenue des bits
de "signe".
c) Complment 2
Le premier bit indique toujours le signe (0 pour + et 1 pour -). Pour les nombres
positifs on utilise encore le code binaire pur. Mais pour les nombres ngatifs, on
remplace les bits du nombre positifs par leur complment puis on ajoute 1. Ce code se
distingue donc du code prcdent par l' addition de 1. L' intrt de ce code est tout
d'abord la suppression de l'inconvnient du double zro du code prcdent et ensuite la
possibilit d'
utiliser des additionneurs pour effectuer les soustractions.
) Exemples d'additions :
(-13)10 1100112
+ (-11)10 + 1101012
(-24)10 c 1010002 = -2410
Tlcom INT 45
(+13)10 0011012
+ (-11)10 + 1101012
(+2)10 c 0000102 = +210
(-13)10 1100112
+ (+11)10 + 0010112
(-2)10 1111102 = -210
) Exemples de soustractions :
(+13)10 0011012
- (+11)10 - 0010112
(+2)10 0011012
+ 1101002
+ 1
c 0000102 = +210
(+13)10 0011012
- (-11)10 - 1101012
(+24)10 0011012
+ 0010102
+ 12
0110002 = +2410
d) Code binaire dcal (Offset Binary)
Cest le code complment 2 dont les bits "signes" sont inverss : 1 pour + et 0
pour - . Ce code est commode pour la conversion numrique-analogique : la valeur
maximale positive est code par tous les bits 1, la valeur minimale ngative par tous
les bits 0.
) Exemples : + 10 Volts 11111111 (8 bits)

- 10 Volts 00000000 (8 bits)
2.1.3/ Reprsentation en virgule
a) Virgule fixe
On a tudi des nombres entiers pour lesquels on a constat que tous les bits
associs ont des poids en puissance de 2 croissant partir de 0 inclus (20, 21, 22, ...).
L'utilisation des bits de poids en puissances de 2 dcroissants partir de 0 (2-1, 2-2, ...)
Tlcom INT 46
constitue l' ide directrice de la reprsentation des nombres fractionnaires en virgule

fixe. Ainsi, pour reprsenter, par exemple : 3,625 on a :
3 , 625

0 1 1 1 0 1

22 21 20 2-1 2-2 2-3

0 2 1 0.5 0 0.125
La virgule se trouve entre les bits correspondant 20 et 2-1, elle se trouve au milieu
du nombre binaire. Cette reprsentation est certes trs simple, donc facile mettre en
oeuvre; son utilisation est cependant rapidement limite lorsqu' on a traiter des
oprandes d' ordres de grandeurs trs diffrents car on devra prendre un grand nombre
de bits de part et d'autre de la virgule, la position de la virgule tant la mme pour
toutes les oprandes.
b) Virgule flottante
Le nombre est cod sous la forme : N = X . 2Y
exposant avec : 0.5 X <1

X est la mantisse et Y l'
Suppossons qu' on utilise deux mots de 16 bits chacun, le nombre peut se prsenter
sous la forme suivante :
bit signe exposant
2 -1 2 -2 2-15 2-16 2-22 2-23 26 20
Mantisse (24 bits) Exposant (8 bits)
bit signe mantisse
Avec 8 bits d' exposant, le plus grand exposant est gal 127, ce code permet donc de
reprsenter des nombres entre 2127 (1038) et 2-128 (10-38). Le zros est en gnral
reprsent par une mantisse et un exposant nul. On caractrise souvent une
reprsentation par sa prcision. Cette dernire est dfinie par le nombre de bits de la
mantisse. Dans le cas de l' exemple considr d' une mantisse de 24 bits, l' erreur
maximale est gale 2 -23 -7
(10 ), cela correspond une prcision avec 7 chiffres
significatifs en dcimal. Pour augmenter la prcision, on doit utiliser une mantisse
plus longue qui ncessite d' autres mots supplmentaires.
Tlcom INT 47
2.2/ L'
addition sur des entiers
2.2.1/ Demi-Additionneur
C'
est un additionneur 1 bit. Il prsente deux entres A et B et deux sorties S
(Somme) et R (Retenue). La table de vrit est la suivante :
A B S R
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
D'
o : S = AB + AB = A B (3-1)
R = AB (3-2)
Ce qui nous donne le schma suivant :
A
S
B
figure III-1 : Schma d'

un demi-additionneur
Qui peut se symboliser par :

A S
D.A.
B R
2.2.2/ Additionneur complet
Dans le cas gnral, compte tenu de la retenue, on doit crire la somme de A et B

sous la forme suivante :
An + Bn + Rn-1 = Sn + Rn (3-3)
La table de vrit comprend alors 3 entres :
Entres Sorties
An Bn Rn-1 Sn Rn
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
Tlcom INT 48
Les tableaux de Karnaugh donnent les fonctions logiques suivantes :
Sn Rn-1
AnBn 0 1
1 2
00 0 1
3 4
01 1 0 Sn = An Bn Rn-1 (3-4)
7 8
11 0 1
5 6
10 1 0
Rn Rn-1
AnBn 0 1
1 2 Rn = AnBn + (An + Bn).Rn-1 (3-5a)
00 0 0
3 4 (avec 3 boucles dordre 2 : 4-8, 6-8, 7-8)
01 0 1
7 8
11 1 1 Rn = AnBn + (An Bn).Rn-1 (3-5b)
5 6
10 0 1 (avec 1 boucle dordre 2 : 7-8)
Ce qui nous donne comme schma de l'

additionneur complet (de nombre de 1 bit) :
Rn-1
A Sn
B
Rn
figure III-2 : Schma d'

un additionneur complet 1 bit
Qui peut se symboliser par :
Rn-1 Sn
An A.C.
Bn Rn
2.2.3/ Additionneur binaire parallle propagation de retenue en srie
A partir des additionneurs complets A.C., il est ais d'

effectuer l'
addition de deux
nombres plusieurs bits comme le montre la figure ci-desous :
Tlcom INT 49
A3 B3 R2 A2 B2 R1 A1 B1 R0 A0 B0
A.C.3 A.C.2 A.C.1 A.C.0
R3 S3 R2 S2 R1 S1 R0 S0
figure III-3 : Additionneur parallle propagation de retenue en srie
Cette addition de deux nombres A et B quatre bits est ralises en parallle car on
additionne les bits de poids identiques en mme temps. Le circuit AC0 effectue
l'
opration sur les bits les moins significatifs, il n' y a donc pas de retenue. On voit
immdiatement l' inconvnient majeur de cette mthode : le temps de calcul est trs
long. En effet, pour obtenir un calcul correct, il faut donc laisser le temps la retenue
de se propager des poids faibles vers les poids forts. Ce temps videmment sera
d'autant plus long que les nombres additionner seront plus grands.
2.2.4/ Exemple d'

additionneur parallle propagation de retenue en srie
Dans la technologie intgre, les additionneurs ne sont pas raliss partir des
demi-additionneurs comme nous l' avons montr.
Si on prend la table de vrit d'
un additionneur complet, on peut crire :
S n = A n B n R n-1 + A n B n R n -1 + A n B n R n -1 + A n B n R n -1 (3-6)
R n = A n B n R n 1 + A n B n R n 1 + A n B n R n 1 + A n B n R n 1
En utilisant les proprits : A + A = 1 et A + A = A , l'

expression de Rn peut tre
simplifie :
R n = A n R n-1 + B n R n -1 + A n B n (3-7)
que l'
on peut aussi crire sous la forme :
R n = A n .R n -1 + B n .R n -1 + A n .B n
R n = A n .R n-1 .B n .R n -1 .A n .B n
( )( )(
R n = A n + R n -1 . B n + R n -1 . A n + B n )
Rn = (A .B
n n )(
+ A n .R n -1 + B n .R n-1 + R n 1 . A n + B n )
Rn = (A .B
n n )(
+ R n-1 . A n + B n )
R n = A n .B n + A n . R n-1 + B n . R n -1 (3-8)
Tlcom INT 50
Or l'
quation (3-6) nous dit que :
S n = A n B n R n-1 + A n B n R n -1 + A n B n R n -1 + A n B n R n -1
mais : ( )
A n . B n . R n-1 = A n . B n + A n . R n -1 + B n . R n-1 . R n -1 = R n . R n -1
A n . B n . R n-1 = (A n . B n + A n . R n -1 + B n . R n-1 ). B n = R n . B n
A n. . B n . R n -1 = (A n . B n + A n . R n-1 + B n . R n -1 ). A n = R n . A n
d'
o : S n = A n . R n + B n . R n + R n-1 . R n + A n .B n . R n-1 (3-9)
Les relations (3-7) et (3-9) fournissent la structure interne des AC en technologie

intgre (voir figure III-4).
Dans la figure III-4, on calcule S n puis S n car il n'y a pas de porte OU plus de 2
entres et il est plus rapide de passer par le couple porte NON-OU+INV que de passer
par trois portes OU 2 entres. En effet, les temps de propagation moyen en
technologie TTL standard sont de :
7404 (Sextuple porte INV) = 6ns
7425 (Double porte NON OU quatre entres) = 10.5 ns
7432 (Quadruple porte OU deux entres) = 12 ns
D'
o : NON-OU + INV = 10.5 + 6 = 16.5 ns
3 x OU = 3 x 12 = 36 ns
Remarque : En gnrale les portes ngatives (NOR et NAND) sont respectivement au

moins aussi rapide que les portes logiques non complmentes du mme type (OR et
AND).
Exemple de tp moyen : - 74ALS00 (4 x NON-ET 2 entres) = 6ns

- 74ALS08 (4 x ET 2 entres) = 8ns
- 74ALS02 (4 x NON-OU 2 entres) = 7ns
- 74ALS32 (4 x OU 2 entres) = 8ns
Tlcom INT 51
An
Bn
Rn-1
Rn
Rn Sn
Sn
figure III-4 : Structure interne dun additionneur complet en technologie

intgre
La structure reprsente figure III-4 est certes plus complexe que celle de la
figure III-2, cependant elle permet de rduire le temps de propagation de la retenue.
En effet, les temps de propagation moyen fournis par les constructeurs sont par
exemple :
- 74ALS08 (4 x ET 2 entres) = 8ns
- 74ALS27 (3 x NON-OU 3 entres) = 8ns
- 74ALS32 (4 x OU 2 entres) = 8ns
- 74ALS86 (4 x OU-EXclusif 2 entres) = 8ns
d'o les temps d'
obtention de la retenue Rn :
- figure III-2 : 1 x OU-EXclusif + 1 x ET + 1 x OU = 24ns
- figure III-4 : 1 x ET + 1 x NON-OU = 16ns
Cette structure (figure III-4) est utilise dans les AC 2 bits (7482) et 4bits (7483).
Dans l' exemple du 7482 (figure III-5), on peut constater que l' on dispose des sorties
somme () pour chaque bit et que la retenue rsultante est obtenue partir du second
bit. Le retenue d'entre C0 permet la mise en cascade de nombreux dispositifs pour la
construction d'additionneurs plus grand nombre de bits. La retenue de sortie du bit
infrieur devient la retenue d' entre du bit suprieur, ce circuit est donc dit
additionneur propagation de retenue. Il est employ pour des applications vitesse
moyenne. Il faut bien noter, par ailleurs, que C1 est directement applique l' tage
suivant sans aucune inversion pralable; en revanche, les entres A2 et B2 sont
complmentes avant d' tre appliques cet tage. Cette inversion n' a aucune
influence sur le temps de propagation. Dans cette condition, les sorties 2 et C2 seront
obtenues sans aucun inverseur.
Tlcom INT 52
figure III-5 : Exemple d'additionneur parallle propagation de

retenue en srie (Doc Texas)
2.2.5/ Additionneur binaire parallle propagation de retenue anticipe
De nombreuses techniques ont t inventes pour augmenter la vitesse de

fonctionnement des additionneurs; dans le cadre de ce chapitre, nous nous bornerons
exposer le principe de la retenue anticipe largement utilis dans les circuits
intgrs modernes.
Les quations (3-1) et (3-2) nous fournissent comme expressions de la somme (S) et de
la retenue (R) d'
un demi-additionneur :
S = A B et R = A. B
avec A et B les deux entres de 1 bit additionner.
Considrons maintenant un tage d'

additionneur binaire parallle avec An et Bn les
bits n additionner.
Tlcom INT 53
Les quations (3-5a) et (3-5b) nous ont montres que pour un additionneur complet :
Rn = AnBn + (An + Bn).Rn-1 (3-5a)

ou
Rn = AnBn + (An Bn).Rn-1 (3-5b)
Prenons le cas de l'

quation (3-5a) et posons :
Gn = An.Bn (3-10)
Pn = An + Bn (3-11)
Il vient : R n = G n + Pn . R n -1 (3-12)
Par extension : R n -1 = G n -1 + Pn -1 . R n -2
Ce qui donne : R n = G n + Pn .G n-1 + Pn .Pn-1 .R n-2
En gnralisant, on obtient avec un additionneur binaire n tages :
Rn = Gn+Pn.Gn-1+Pn.Pn-1.Gn-2+...+Pn.Pn-1...P2.P1.G0+Pn.Pn-1...P1.P0.Rin (3-13)
Ce rsultat montre que le bit de retenue transmis un tage n est une fonction
logique des bits additionner d'ordre infrieur ou gal n (A0, A1, ... , An, B0, B1, ... ,
Bn) et qu'il peut tre obtenu par une opration purement combinatoire entre ces bits.
Le terme Gn est appel gnration car si An et Bn = 1, l'

tage n engendre une retenue
quel que soit la retenue provenant des tages prcdents.
Le terme Pn est appel propagation car si An ou Bn = 1, l' tage n propage la retenue
provenant des tages prcdents.
Une retenue est donc engendre ou propage par l' tage n.
Le terme Rin est appel retenue entrante.
Les sommes s' obtiennent aussi en parallle partir des bits additionner et de la
retenue entrante.
En effet, l'
quation (3-4) nous donne :
S n = A n Bn R n -1
( )
S n = A n . B n + A n . B n R n -1
S n = (A n . B n + A n . B n + A n . A n + B n . B n ) R n -1
S n = [(A n + B n ). (A n + B n )] Rn -1
S n = [(A n + B n ). (A n . B n )] R n -1
( )
S n = Pn . G n R n-1 (3-14)
Le schma de principe d' un additionneur binaire parallle 4 bits propagation de

retenue anticipe est donn figure III-6. Cette figure montre que sauf pour le premier
Tlcom INT 54
tage, le chemin logique est le mme pour toutes les sommes : calcul de P et G, calcul
de R et calcul de S.
A3 B3 A2 B2 A1 B1 A0 B0
Calcul de Calcul de Calcul de Calcul de

P3,G3 P2,G2 P1,G1 P0,G0
R in
R3 R2 R1 R0
R out
S3 S2 S1 S0
figure III-6 : Schma de principe d'un additionneur binaire 4 bits

propagation de retenue anticipe
2.2.6/ Reprsentations symboliques d'

un additionneur (4bits)
) Symbole logique simplifi :

Nombres additionner Retenue entrante
A3 A2 A1 A0 B3 B2 B1 B0 Cin
6
Cout S3 S2 S1 S0
Retenue sortante Somme
) Symbole IEEE / ANSI :
A0 0
Entres A A1
A2 P
A3 3 0 S0
S1 Sorties somme
S2
0 3 S3
B0
Entres B B1 Q
B2
B3 3
Report d'entre CI CO Report de sortie
) Remarques :
- La lettre est utilise pour dsigner l'
opration d'
addition
- Les lettres P et Q sont employes pour reprsenter les entres 4 bits
- La lettre sert aussi pour indiquer la somme fournie en sortie
- Les lettres P, Q et prescrites dans la norme IEEE / ANSI et doivent figurer
l'
intrieur du primtre du symbole
- Les dsignations ou indications l' extrieur du primtre du symbole ne sont
pas normalises et peuvent varier d' un fabricant de circuits intgrs un l'
autre
Tlcom INT 55
2.2.7/ Exemple d'additionneur binaire parallle propagation de retenue

anticipe
Ladditionneur 74LS283 (figure III-7) traite des nombres de quatre bits avec une
retenue entrante C0. Il fournit la somme et une retenue sortante C4. Les retenues sont
calcules en parallle.
figure III-7 : Exemple d'additionneur binaire parallle propagation

de retenue anticipe (Doc. Texas)
Tlcom INT 56
2.3/ La soustraction sur des entiers

Nous avons montr prcdemment que le code complment 2 rend possible
l'
utilisation de l'
additionneur pour la soustraction car soustraire une oprande revient
additionner son complment 2 ou encore son complment 1 plus 1 puisque le
complment 2 s' obtient en prenant le complment 1 et en ajoutant 1.
La figure III-8, donne un exemple de conversion d' un additionneur de 4 bits en un
soustracteur de deux nombres
=1
A3 A2 A1 A0 B3 B2 B1 B0 Cin
6
Cout S3 S2 S1 S0
figur III-8 : Schma de principe d'

un soustracteur 4 bits
3/ Les autres fonctions combinatoires logiques

3.1/ Le multiplexage
3.1.1/ Rle d'
un multiplexeur
Un multiplexeur aiguille une information choisie dans un groupe de N entres et

la dirige vers une sortie. Pour selectionner cette entre, le multiplexeur reoit une
adresse code sur n bits.
En gnrale donc, un circuit multiplexeur comporte N=2n entres d' information (en
principe de 2 16), n entres d' adresse (en principe de 1 4) et une sortie. Quand
l'
adresse prend la valeur i, la sortie prend l'
tat de l'
entre de rang i (figure III-9).
Entres ( d'information )
3 i
1
2 ... ... N = 2n
Entres ( d'adresse ) Aiguilleur

n
Sortie
figure III-9 : Multiplexage dune information
Les multiplexeurs peuvent avoir de nombreuses autres applications que laiguillage

proprement dit d'informations comme la synthse de fonctions logiques combinatoires,
la conversion parallle-srie,...
Tlcom INT 57
3.1.2/ Ralisation pratique d'

un multiplexeur
Si on dsire raliser un multiplexeur de type 4 vers 1, on aura donc : 4 entres

d'information (D0, D1, D2, D3), 2 entres d' adresse (A, B) et 1 sortie (Y).
Symboliquement la table de vrit de ce multiplexeur pourrait tre reprsente
comme suit :
Entres Sortie
Adresse Information
B A D3 D2 D1 D0 Y
0 0 D0
0 1 D1
1 0 D2
1 1 D3
L'
quation de la sortie Y est donc : Y = B. A. D 0 + B. A. D1 + B. A. D 2 + B. A. D 3
Ce qui en pratique donne (figure III-10)

D3 D2 D1 D0
figure III-10 : Ralisation pratique d'

un multiplexeur 4 vers 1
3.1.3/ Reprsentations symboliques du multiplexeur (3 vers 8)

Le multiplexeur dispose gnralement d' une entre de validation G . Par
exemple, G =1 impose Y=0 quelle que soit l' adresse applique et quelle que
soit la valeur prsente sur les entres d'
information; G =0, le multiplexeur
dlivre en Y l'
tat de l'
information prsente sur l'
entre adrsse.
Entre de Entres
validation dadresse Entres d'informations
G C B A D7 D6 D5 D4 D3 D2 D1 D0
MUX
Y W
avec : W = Y
Tlcom INT 58
) Symbole IEEE / ANSI :

MUX
E EN
S0 0
S1 G 0/7 Z
S2 2
Z
I0 0
I1 1
I2 2
I3 3
I4 4
I5 5
I6 6
I7 7
3.1.4/ Exemples de circuits multiplexeur
) Le circuit 74ALS151 contient 1 multiplexeur de 8 vers 1, 3 entres d'adresse

A, B, C, une entre de validation G active en inverse, 8 entres d' information D[0-7]
et deux sorties Y et W actives en direct et en inverse respectivement (figure III-11).
figure III-11 : Exemple de multiplexeur 8 vers 1 (Doc. Texas)
Tlcom INT 59
) Le circuit 74ALS147 contient 4 multiplexeurs de 2 vers 1.

) Le circuit 74ALS153 contient 2 multiplexeurs de 4 vers 1.
3.2/ Le codage
3.2.1/ Rle d'
un codeur
Un codeur ou encore un encodeur se prsente l' origine comme un

convertisseur qui transforme en entre un code de type 1 parmi N=2n (un seul bit 1
parmi N bits) en code binaire sur n bits en sortie. C'
est l'
inverse du dcodeur (figure
III-12)
Code 1 parmi N
3 i
1
2 ... ... N = 2n
Encodeur
Code binaire de i
figure III-12 : Encodeur
Toutefois, pour viter tout ambigut dans le cas o plusieurs entres sont
simultanment actives, les constructeurs proposent des encodeurs dits priorit.
Dans ces conditions, l' encodeur dlivre en sortie le code binaire de l'
entre de poids (ou
de rang) le plus lev.
3.2.2/ Reprsentation symbolique de l'

encodeur
Sa reprsentation est la mme que celle d' un dcodeur (avec X / Y).

Reprsentation qui vaut d'
ailleurs pour tout les circuits ralisant des conversions de
codes.
3.2.3/ Exemples de circuits codeur piorit
) Le circuit 74LS147 contient un codeur priorit Dcimal - BCD
) Le circuit 74ALS148 contient un codeur priorit Binaire 8 vers 3
Tlcom INT 60
3.3/ Le dcodage ( / Dmultiplexage)

3.3.1/ Rle d'
un dcodeur ( / dmultiplexeur)
Ce type de dcodeur se prsente soit comme un aiguilleur d' information, soit

comme un convertisseur de code. Comme aiguilleur, il transmet l' information prsente
sur une entre vers une sortie choisie dans un groupe de N sorties (figure III-13a).
Dans ce type de fonction le dcodeur est aussi appel dmultiplexeur. Comme
convertisseur, il transforme un code binaire sur n bits en un code positonn de type 1
parmi N avec N=2n. Quand l' adresse prend la valeur i, la sortie de rang i est active
(figure III-13b).
Adresse
Entre
n
n
Dcodeur Dmultiplexeur
Adresse
1
2 ... ... N = 2n 1
2 3 ... ... N = 2n
3 i i
Sorties Sorties
n
(2 sorties mais une seule active la fois )
figure III-13 : Dcodeur / Dmultiplexeur

un dcodeur
Si on dsire raliser un dcodeur binaire 2 vers 4, on aura : 2 entres d'

adresse
(A, B), 4 sorties (Y0, Y1, Y2, Y3) et un signal de validation G .
La table de vrit pourrait tre la suivante :
Entres Sorties
Validation Adresse
G B A Y0 Y1 Y2 Y3 L = Low (bas)
H X X H H H H
L L L L H H H H = High (haut)
L L H H L H H
L H L H H L H X = irrelevant
(indtermine)
L H H H H H L
Ici les sorties Yi sont activent au niveau bas.
Ce qui en pratique donne la figure III-14 :
Tlcom INT 61
Y0 Y1 Y2 Y3
figure III-14 : Dcodeur binaire 2 vers 4
entre de validation G alors cette donne apparat

Si on applique une donne sur l'
seulement la ligne d'adresse BA. Dans ce cas de figure, le dcodeur binaire se
transforme en dmultiplexeur.
3.3.3/ Reprsentations symboliques du dcodeur / dmultiplexeur (3 vers 8)

Entre de Entres
validation d'adresse
G C B A
X / Y ou DMUX
Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0
X/Y : pour la fonction dcodage

DMUX : pour la fonction dmultiplexage
) Symboles IEEE / ANSI :

BIN/OCT
O0
A0 1
A1 2 O1
A2 4 O2
O3
O4
E1 O5
E2 & EN O6
O7
E3
ou :
DEMUX
O0
A0 0
A1 O1
G 0/7
A2 2 O2
O3
O4
E1 O5
E2 & EN O6
O7
) Remarques :
E3
- Le libell BIN / OCT signifie un dcocage de binaire vers octal

- Les entres de validations sont combines dans une porte ET afin de constituer
un seul signal de validation EN
Tlcom INT 62
3.3.4/ Exemples de circuits dcodeur
) Le circuit 74ALS138 contient un Dcodeur binaire-Dmultiplexeur de type 3

vers 8, 3 entres d' adresse A, B ,C affectes des poids 22, 21 et 20, trois
entres de validation (G1 : active en direct, G 2A et G 2B actives en inverse)
et 8 sorties Y0 Y7 actives en inverse correspondant aux 8 valeurs
possibles de l'adresse CBA.
(exemple : A=1, B=0 C=1 adresse = 1x20 + 0x21 + 1x25 = 5).
Le dcodeur est valid par le produit G1 .G 2A .G 2B (en logique positive).
Ce circuit est prsent figure III-15
figure III-15 : Exemple de dcodeur binaire - dmultiplexeur 3 vers 8

(Doc Texas)
Tlcom INT 63
) Le circuit 74ALS139 contient 2 dcodeurs binaires-Dmultiplexeurs de type

2 vers 4.
) Le circuit 74ALS154 contient 1 dcodeur binaire-Dmultiplexeur de type 4
vers 16
) Le circuit 74ALS42 contient un dcodeur BCD - Dcimal
) Le circuit 74ALS43 contient un dcodeur Excess 3 - Dcimal
) Le circuit 74ALS44 contient un dcodeur Gray Excess 3 - Dcimal
3.4/ Le transcodage
3.4.1/ Rle d'
un transcodeur
Un transcodeur nest ni plus ni moins quun circuit qui transforme un code

(souvent binaire) en un autre code donn. Il remplit donc la double fonction de
Dcodeur - Codeur dont il garde souvent le premier nom.
3.4.2/ Exemple de transcodeur
) Les plus connus sont les dcodeurs BCD - Afficheurs 7 segments comme le
circuit 74LS48.
3.5/ La comparaison
3.5.1/ Rle d'
un comparateur
Un comparateur indique si deux quantits sont gales ou diffrentes. Il sert

prendre une dcision ou engendrer une commande en fonction de l' galit ou de
l'
ingalit des informations compares. Ce type de circuit en gnrale utilise les
proprits de la fonction OU-Exclusif.

un comparateur 2 bits
Soient deux nombre 2 bits P et Q
a) Dtection de P = Q
P = Q si P1 = Q1 ET P0 = Q0
or :
P0 Q0 P 0 = Q0
0 0 1
0 1 0
1 0 0
1 1 1
(P0 = Q 0 ) = P0 Q 0
Tlcom INT 64
o la fonction : (P = Q) = P0 Q 0 . P1 Q1
D' (voir figure III-16)
P1
Q1
P0
Q0
P=Q
figure III-16 : Fonction Egalit
b) Dtection de P>Q
P > Q si : P1 > Q1 OU P1 = Q1 ET P0 > Q0 or :
P0 Q0 P 0 > Q0
0 0 0
0 1 0
1 0 1
1 1 0
(P0 Q 0 ) = P0 .Q 0
(
o la fonction : (P Q) = P1 .Q1 + P0 .Q 0 . P1 Q1
D' ) (voir figure III-17)
c) Dtection de P < Q
P < Q si : P1 < Q1 OU P1 = Q1 ET P0 < Q0 or :
P0 Q0 P 0 < Q0
0 0 0
0 1 1
1 0 0
1 1 0
(P0 Q 0 ) = P0 .Q 0
o la fonction : (P Q) = P1 .Q1 + P0 .Q 0 . (P1 Q1 ) (voir figure III-18)

D'
Tlcom INT 65
P1
Q1
P0
Q0
P>Q
figure III-17 : Fonction Supriorit
P1
Q1
P0
Q0
P<Q
figure III-18 : Fonction Infriorit
3.5.3/ Reprsentations symboliques d'

un comparateur

Entre de
Information P Information Q validation
P3 P2 P1 P0 Q3 Q2 Q1 Q0 G
COMP
P>Q P=Q P<Q
) Symboles IEEE / ANSI :

COMP
P0 0
P1 P
P2
P3 3
P<Q < P<Q
P=Q = P=Q
P>Q > P>Q
Q0 0
Q1 Q
Q2
Q3 3
Tlcom INT 66
3.5.4/ Exemples de circuits comparateur
) Le circuit 74LS85 contient un comparateur 4 bits cascadable sur n bits

grace 3 entres (P<Q, P=Q, P>Q). Il;possde 4 entres d' information P et
Q, pas d' ( )
entre de validation G , trois sorties P Q , P = Q , P Q activent
en inverse (figure III-19)
figure III-19 : Exemple de comparateur 4 bits (Doc. Texas)
) Le circuit 74LS685 contient un comparateur 8 bits. Il possde 8 entres

d'informations P et Q, 2 entres de validation G1 et G 2 , deux sorties
( )
P = Q , P Q activent en inverse.
Tlcom INT 67
3.6/ La gnration de parit

3.6.1/ Rle du gnrateur de parit
Lorsqu'un systme communique avec un autre systme, des erreurs se produisent

parfois suite des dfaillances de composants, des variations de la tension
d'
alimentation ou des perturbations lectriques. Des modes de codage de l'
information
ont t imagin pour dtecter une information errone.
La protection par parit (even parity) consiste ajouter un bit de parit au mot
transmettre (l'information utile) de faon ce que le nombre de 1 du mot total
transmettre (information utile + 1 bit de parit) soit pair. Il existe aussi une protection
par imparit (odd parity) telle que le nombre total de bits 1 soit impair.
Ce bit de parit est parfois appel bit de parit pair pour traduire une protection par
parit et bit de parit impaire pour traduire une protection par imparit.
Quoi qu' il en soit, l'

mission, le gnrateur de parit doit positionner le bit de parit;
la reception, il doit indiquer si le nombre de 1 du mot total est pair ou impair. On en
dduit alors si la transmission est correcte ou non.
Le gnrateur de parit fonctionne donc aussi en contrleur. C' est pourquoi, l'appelle-
t-on souvent gnrateur-contrleur de parit (Parity checker generator)

un gnrateur de parit
L'lment de base de ce dispositf est une porte "OU-Exclusif". En effet, la sortie

OU-Exclusif vaut 0, si les deux entres A et B sont toutes les deux 0 ou 1; elle vaut
1 si A ou B est 1. On a donc en sortie P=1 lorsque le mot AB possde un nombre
impair de 1. Pour raliser un gnrateur de parit, le bit de parit peut tre constitu
par P=AB car le mot total ABP transmettre prsente toujours un nombre pair de 1.
A partir de ce principe, on ralise un gnrateur-contrleur de parit comme suit

(figure III-19).
Pour comprendre son fonctionnement, il est prfrable d'

tablir sa table de vrit :
Nombre de 1 aux entres Pin Pout

Pair 0 0
Pair 1 1
Impair 0 1
Impair 1 0
A
B
Pout
Pin
figure III-19 : Schma de principe du gnrateur-contrleur de parit
Tlcom INT 68
On en dduit : - Si Pin = 0 alors Pout = valeur du bit de parit (paire)

circuit gnrateur de parit
- Si Pin = bit de parit transmis alors Pout = 0 si parit respecte
circuit contrleur de parit
Sous un forme simplifie, un systme de transmission utilisant un gnrateur de

parit et un contrleur de parit aurait donc la forme suivante (figure III-20) :
A A
Emetteur Recepteur
B B
E R
Pout Pout
Bit de parit
E R
Pin Pin
Gnrateur de parit Contrleur de parit
figure III-20 : Systme de transmission utilisant un gnrateur

et un contrleur de parit
3.6.3/ Reprsentation symbolique d'

un gnrateur-contrleur de parit

Entre de
Entres d'informations validation
A B C D E F G H I G
2k
even odd
3.6.4/ Exemples de circuit gnrateur-contrleur de parit
) Le circuit 74LS180 contient un gnrateur-contrleur de parit 9 bits (parit

paire ou impaire) (voir figure III-21).
) Le circuit 74LS280 contient aussi un gnrateur-contrleur de parit 9 bits.
Tlcom INT 69
figure III-21 : Exemple de gnrateur-contrleur de parit (Doc. Texas)
Tlcom INT 70
IV FONCTIONS ET CIRCUITS LOGIQUES

SEQUENTIELS
1/ Introduction
Les circuits tudis dans le chapitre prcdent sont de type combinatoire. Leur
tat stable de sortie dpend seulement de la combinaison des entres (figure IV-1).
X(t) F Y(t)
Figure IV-1 : Synoptique dun circuit combinatoire
Tout au plus existe-t-il un tat transitoire en sortie, d aux temps de propagation

mais suivi par le mme tat stable quel que soit le rgime transitoire (figure IV-2).
Y(t)
X(t) F Retard Y(t+ )
figure IV-2 : Synoptique dun circuit combinatoire avec retard
Il existe une autre catgorie de circuit, appel squentiel o la sortie dpend de

la combinaison des entres comme pour les circuits combinatoires mais aussi de l' ordre
d'application des signaux sur les entres et de l'tat antrieur de la sortie. Il s'
agit l
d'une caractristique importante : les circuits squentiels conservent la mmoire de
leur tat antrieur. Un rgime transitoire apparat aussi en sortie cause des temps
de propagation.
Cette intervention du temps amne distinguer le fonctionnement asynchrone et

le fonctionnement synchrone.
Dans le fonctionnement asynchrone, les sorties ragissent directement sur les entres
(figure IV-3).
Sortie du composant idal
Sortie du composant rel
Variables d'entre
ou Y(t)
Variables primaires X(t) Systme Logique Retard Y(t+ )
Combinatoire Idal
Variables secondaires
figure IV-3 :Synoptique d'

un circuit squentiel asynchrone
Tlcom INT 71
Dans le fonctionnement synchrone, le changement des variables secondaire se produit

des instants prcis dtermins par des signaux dhorloge et entre deux impulsions
d'horloge le systme est parfaitement stable (figure IV-4).
Sortie du composant idal

Sortie du composant rel
Variables d'entre
ou Y(t) Horloge
Variables primaires X(t) Systme Logique Y(t+T)
Combinatoire Idal
Variables secondaires T
figure IV-4 : Synoptique d'

un circuit squentiel synchrone
) Remarque : - dans certain synoptique, le bloc de retard pur figure dans la boucle
de retour ce qui conduit alors s'intresser la sortie Y(t) au lieu de
celle de Y(t+) comme c'
est le cas sur les figures IV-3 et IV-4.
Ce qui donne :
X(t) Systme Logique Y(t)
Y(t- ) Combinatoire Idal
Retard
figure IV-5 : Variante de reprsentation d'

un systme logique squentiel
2/ Fonctions squentielles simples - les bascules

2.1/ Introduction
En lectronique, une bascule est un circuit dont la tension de sortie peut se
trouver de faon durable dans deux tats distincts. Elle peut rester indfiniment dans
un tat donn en l'
absence d'une tension de commande, c' tat stable.
est l'
) Une bascule astable est caractrise par l' absence d'
tats stables, l'
tat de
sortie est toujours volutif mme en l' absence du signal de commande. On
l'
appelle aussi multivibrateur ou oscillateur.
) Une bascule monostable prsente un tat stable, le signal de commande la
met dans un tat volutif (ou instable) qu' elle quitte aprs un temps
dtermin (par la structure de la bascule) pour revenir l'
tat stable.
) Enfin, la bascule bistable (connue sous le nom Flip-Flop) possde deux tats
stables, elle ncessite en gnral deux signaux de commande, chacun forant
la bascule dans un tat stable.
Tlcom INT 72
Les deux premires bascules entrent dans des systmes qui fournissent des impulsions
de dures dtermines (exemple : horloge). C' est la dernire de ces bascules qui nous
intresse ici car elle est le dispositif lmentaire fondamental des circuits logiques tels
que les compteurs, les registres dcalage, les mmoires,...et figure de ce fait parmi
les dispositifs les plus rpandus de l' lectronique numrique.
2.2/ La bascule RS
2.2.1/ Principe
Ce circuit est aussi appel : bistable RS ou bascule RS asynchrone voire

latch RS (latch = verrou).
Ce circuit (figure IV-6) mmorise une information lmentaire (0 ou 1). Il possde une
entre S (Set) pour la mise 1, une entre R (Reset) pour la mise 0 et une sortie Q
donnant l'tat de l'information mmorise.
S
Mise 1 S Q Sortie
R
Mise 0 R
Q
Mise 1 Mise 0
figure IV-6 : La bascule RS
En l'absence de commande (R=S=0), la sortie maintien son tat antrieur (Q=0 ou

agit de la position de repos. Une impulsion sur S met la bascule 1 et une
Q=1), il s'
impulsion sur R la met 0. La table de vrit donne un quatrime cas de
fonctionnement (R=S=1) :
Entres Sortie Fonction
R S Q ralise
0 0 Q maintien
0 1 1 mise 1
1 0 0 mise 0
1 1 X non exploit
Cette commande (R=S=1) est dconseille car :

) - elle correspond d' abord deux souhaits contradictoires consistant placer
la bascule la fois dans l'
tat 1 et dans l'
tat 0.
) - l'
tat de la bascule n'
est pas prvisible. En effet le passage de RS=11 la
commande de repos RS=00 peut se faire de deux faon, soit par l' tat
intermdiaire RS=10 qui affiche 0, soit par l' tat intermdiaire RS=01 qui
affiche 1.
) - la bascule peut entrer en oscillation.
Tlcom INT 73
Les bascules RS se construisent facilement avec des :
) - des portes NAND (figure IV-7) :
S
S Q S
Q S
Q
R R Q
Q
R R
figure IV-7 : La bascule RS ralise avec des portes NAND
Ce qui donne la table de vrit suivante :
S R S R Q Q'
0 1
0 0 1 1 1 0

1 0 0 1 1 0
0 1 1 0 0 1
1 1 0 0 1 1
) - des portes NOR (figure IV-8) :
S Q S Q
R R Q
figure IV-8 : La bascule RS ralise avec des portes NOR
Ce qui donne la table de vrit suivante :
R S Q Q'
0 1
0 0 1 0

0 1 1 0
1 0 0 1
1 1 0 0
Tlcom INT 74
2.2.2/ Exemples d'

application de la bascule RS
a) Circuit anti-rebonds
Une rsistance de rappel + 5 V polarise le point B du bouton poussoir de la

figure IV-9. Ce point B passe la masse quand le bouton est appuy mais avec des
oscillations dues aux rebondissement de la lame mobile sur le contact.
Vcc
V
V(B)
R
B t
Travail
A Repos
figure IV-9 : Rebondissements de contacts
L'impulsion fournie comporte alors des parasites pendant quelques millisecondes et

s'
avre impropre commander certains systmes.
Un bistable RS, connect A et B, donne une sortie de commande Q et Q exempte de

parasite (figure IV-10).
V
V(B)
Vcc
t
R
V
V(A)
S
Q
B
t
A V
Q
V(Q)
R
R t
V
Vcc V( Q )
figure IV-10 Montage anti-rebonds
Tlcom INT 75
En effet, ds que la lame atteint le contact B, S = 0 et R = 1 , ce qui place le bistable

dans l'tat 1 (Q = 1). Si la lame rebondit et s'carte de B, S = R = 1 , ce qui conserve
tat antrieur Q = 1. Quand la lame revient sur B, on retrouve S = 0 et R = 1 , ce qui
l'
confirme l'tat Q = 1. La sortie Q ainsi commute de 0 et 1 sans transition multiple. Le
passage de B vers A s' effectue symtriquement sans parasite.
b) Horloge deux phases
Le signal d'
horloge est retard d'un temps qui permet d'
engendrer sur les deux
sorties Q1 et Q2 de la bascule deux signaux sans recouvrement (figure IV-11).
V
V( S )
t
V
V( R )
Horloge
S Q1
t
V
V(Q1)
R Q2
V
V(Q2)
figure IV-11 : Horloge deux phases
2.3/ La bascule RS Synchrone

Ce circuit est aussi appel clocked RS latch. C'est la bascule RS synchronise,
les entres R et S sont valides par une entre d'horloge H ou CLK (clock) voire T
(timing) telle que :
- pour H = 0 : la bascule est insensible tout signal et garde la mmoire de l'
tat
prcdent,
- pour H = 1 : les informations prsentes par R et S sont prises en compte et on
retrouve la bascule RS classique avec sa table de vrit.
(figure IV-12).
Tlcom INT 76
S S
Q S Q
H
H
Q Q
R
R R
figure IV-12 : La bascule RS Synchrone
Cette bascule peut encore admettre R=S=1 aussi pour liminer dfinitivement cet
inconvnient, il y a la bascule D.
2.4/ Elment de mmoire D

Ce circuit est aussi appel parfois latch D.
La forme d' un lment mmoire D est indique figure IV-13. La prsence de

l'
inverseur l' on a toujours : S = D = R .
entre de R montre qu'
D S Q D Q
Validation C C
R Q Q
Schma Symbole logique
figure IV-13 : La bascule D
La table de fonctionnement donne :

C D Q Q
0 1
0 X 1 0

1 1 1 0
1 0 0 1
C'
est--dire :
- Quand C=1, la sortie Q a la mme forme d' onde que D Q n+1 = D n dans ce
mode, on dit que l' lment de mmoire est transparent c' est--dire que la
sortie Q suit l'
entre D avec un retard gal au temps de propagation du circuit
- Quand C=0, l' entre D n'a pas d'influence dans ce mode, la sortie Q est
vrrouille sur son niveau courant et ne peut changer tant que C=0 mme si D
change.
Tlcom INT 77
2.5/ La bascule D synchrone

Ce circuit est aussi appel bascule D-edge (edge = front).
Comme nous l' avons mentionn au chapitre prcdent, la bascule D-latch est dite
transparente, c'est--dire que son entre D et de ce fait sa sortie Q suit toutes les
ventuelles variations du signal qui lui est impos en entre de commande D tant que
son entre de commande (ou de validation) demeure sur son niveau actif (haut ou bas).
Dans un systme microprocesseur, cette caractristique de "transparence" de l' entre

de commande peut entraner un certain nombre d' alas de fonctionnement en
l'
occurrence si le circuit qui est interfac avec la bascule D n'
est pas apte stabiliser
son signal de commande ou bien encore si ce signal de commande est l' origine bien
stabilis mais parasit soit par des lments extrieurs perturbateurs soit par un
mauvais interfaage entre ce circuit et la bascule.
Pour minimiser l' influence de ces parasites potentiels, on fait appel des bascules D-
edge c'est--dire des bascules qui "enregistrent" l'
tat de l' entre de commande D sur
un front d'horloge voire une impulsion.
La table de vrit d'une bascule D-edge demeure donc identique celle d' une bascule
D-latch seule sa plage de temps de rceptivit des entres diffre. Comme cette
plage de rceptivit des entres est trs brve (dure d'un front ou d'
une impulsion) les
bascules D-edge autorisent les montages rtroaction (la commande d' entre D
dpend de la sortie). Elles offrent par ailleurs la possibilit d'
enregistrer des signaux
de commande trs brefs. Ces caractristiques font qu' on rencontre souvent cette
bascule dans les systmes microprocesseur.
Le symbole logique d' une bascule D-edge est identique celui d' une bascule D-latch
sauf qu' en lieu et place de l'
entre de validation C il y a une entre d'
horloge CLK. La
prsence d' un petit triangle sur l' entre CLK signale que la bascule D-edge
fonctionne sur un front dhorloge ou dimpulsion. La prsence supplmentaire d' un
petit rond prcise que le front actif est un front descendant. Son absence indique
que le front actif est un front montant (figure IV-14).
D Q D Q
CLK CLK
Q Q
Dclenchement sur Dclenchement sur
front montant front descendant
figure IV-14 : Symboles d'

une bascule D dclenche sur front
Tlcom INT 78
2.6/ La bascule JK
La bascule JK est une bascule bistable possdant une entre d'
horloge caractrise par
la table de vrit suivante :
Jn Kn Qn+1
0 0 Qn
0 1 0
1 0 1
1 1 Qn
On peut constater que les entres J et K jouent les mmes rles que les entres S et R
de la bascule RS. La diffrence est que la combinaison J = K = 1 n' est pas interdite et
donne systmatiquement l' inversion de l'tat de la sortie. La table de fonctionnement
qui indique les valeurs qu'il faut appliquer sur les entres (durant la plage de temps
de rceptivit) pour obtenir les sorties souhaites montre de nombreuses cases
d'
indiffrences () :
Qn Qn+1 Jn Kn
0 0 0
0 1 1
1 0 1
1 1 0
Ces entres de commande indiffrentes peuvent tre utilises bon escient pour
simplifier les expressions logiques de Jn et Kn.
La table de vrit d' une bascule JK peut aussi tre rsume par l'
quation
caractristique suivante :
Q n+1 = J n .Q n + K n . Q n
Quoi qu' il en soit, il existe un grand nombre de circuits de technologies diffrentes qui
permettent d' obtenir la table de vrit d'une bascule JK. Comme l' objectif de ce cours
n'est pas la construction proprement dit de circuits logiques mais plutt leur
utilisation, on considrera, pour notre part, la bascule JK comme une boite noire dont
on connat le fonctionnement grce sa table de vrit. Le seul point qui nous
intresse proprement parl en tant qu' utilisateur c'
est la nature de la plage de temps
de rceptivit des entres. En d' autres termes, est-ce-que la bascule est dclenche par
niveau ou par front et quelle est la nature de ce niveau actif (haut ou bas) ou de ce
front actif (ascendant ou descendant).
2.7/ Principe des bascules Matres-Esclaves

En fait ces bascules sont composes de deux tages RS :
- un tage matre recevant une information sur deux entres R et S,
- un tage esclave command partir de l'
tage matre et qui dlivre l'
tat de la
bascule.
Tlcom INT 79
Les entres d'

horloge de ces deux tages sont relis via un inverseur.
Le schma de principe est donn figure IV-15.
Matre Esclave
S S Q S Q
H H
R R Q R Q
figure IV-15 : La bascule Matre - Esclave
) Lorsque H = 0, l' tage matre est isol des commandes d'entre R et S mais l'tage
esclave est sensible l'
tat de sortie du matre parce que le signal d'
horloge de ce
dernier est gal 1.
) Lorsque H = 1, l'esclave est isol en revanche les entres sur R et S agissent sur le
matre et l'
esclave continue de garder l' tat acquis prcdemment jusqu' ce que H
retourne 0.
Si on essaye de construire une telle bascule avec des portes en circuits intgrs, on
risque d'obtenir des rsultats fort dcevant si on ne prend pas garde au seuil de
commutation des portes et que l'on utilise un signal d'
horloge avec des temps de mont
et de descente trop lents.
En effet, au cours d' une transition lente du signal d' horloge, les tages matre et
esclave peuvent tre simultanment activs si le seuil de commutation de l' inverseur
utilis sur le signal d'horloge est plus haut que celui de l'
tage matre. Il s'
en suit alors
une srie d' oscillations sur la sortie qui peut donne un rsultat totalement diffrent
de celui escompt. Pour vaincre cet obstacle, il faut faire appel un inverseur qui
prsente la particularit d' avoir un seuil haut plus bas que celui de tous les autres
circuits; ce qui veut dire que si on applique simultanment l' entre de tous les
circuits utilises une tension croissant partir de 0, la tension de sortie de l'
inverseur
basculera de 1 0 avant les autres. Ainsi, pendant le temps de mont du signal
d'horloge nous aurons deux tats diffrents de la bascule aux instants t1 et t2 de mme
durant le temps de descente o nous aurons deux autres tats diffrents de la bascule
aux instants t3 et t4 (figure IV-16).
Signal appliqu t2 t3
l'entre d'horloge t1 t4
figure IV-16 : Seuils de fonctionnement d'

une bascule JK Matre-Esclave
Tlcom INT 80
) A linstant t1, la bascule esclave est isole de la bascule matre et ce n'

est qu'

partir de l'
instant t2 que la bascule matre devient active.
) Inversement, l'instant t3, la bascule matre est isole des signaux de
commande en entre et ce n' est seulement qu' l'
instant t4 que la bascule
esclave devient active et donc sensible l'tat mmoris par la bascule
matre.
Sur ce principe les constructeurs proposent des bascules matre-esclave de type JK. Il
faut noter que parmi celles-ci, il existe des bascules JK matre esclave dites
verrouillage (types 74110, 74111) qui, au lieu de laisser la bascule matre
transparente durant le niveau haut de l'horloge, la verrouille sur le front ascendant de
l'
impulsion d'horloge; ce qui se traduit par le fait que lorsque l'entre d' horloge est
l'
tat haut, un changement d' tat des entres J et K n'a plus aucun effet sur l' tat de
la bascule.
Quoi qu' il en soit, du point de vue de l' utilisateur, utiliser une bascule JK matre-
esclave revient, comme nous l' avons dj dit, utiliser une boite noire qui possde la
table de vrit de la bascule JK dfinie prcdemment et qui :
- dans le cas d'
une bascule JK matre-esclave non verrouillage fonctionnant sur
niveau haut par exemple, ncessite le maintien des signaux J et K durant le
niveau haut de l' horloge (comme toute bascule fonctionnant sur niveau), pour que
la sortie bascule correctement sur le front descendant.
- dans le cas d' une bascule JK matre-esclave verrouillage fonctionnant aussi
sur un niveau haut, ncessite le maintien des signaux J et K au minimum au
moment du front montant de l' horloge, pour que sa sortie bascule correctement
sur le front descendant suivant.
Il faut donc bien retenir que ce type de bascule fonctionne en deux temps. Pour
rappeler cette caractristique, sur les sorties des bascules matre-esclave est indiqu le
symbole :
2.8/ La bascule T
Cette bascule change d' tat chaque signal actif d'
horloge. Le nom T vient de
toggle (bascule). A l' aide d'une bascule JK avec J = K = 1 on a : Q n+1 = Q n . Ainsi,
cette bascule est ralisable avec une bascule JK.
2.9/ Remarque sur la reprsentation symbolique des bascules

Comme nous venons de le voir, le signal appliqu sur l' entre d'
horloge peut agir
sur la bascule de diffrentes manires. Il peut tre actif sur un niveau, un front voire
"action diffre" comme c'est le cas de la matre-esclave.
Tlcom INT 81
Pour lever toute ambigut, on rappellera les symboles utiliss par la norme en
vigueur :
) si le signal d'horloge (C) agit pendant toute sa dure, on emploie le signe : C
) - si, il agit au voisinage de la transition 0 1, on emploie le signe : C
) - si, il agit au voisinage de la transition 1 0, on emploie le signe : C
) - dans le cas o la sortie voit son changement d'

tat suspendu jusqu' ce que le
signal C prvu pour la provoquer retourne son tat initial (tat diffr), on
emploie le signe :
Q
En plus de ces symboles, les constructeurs reprsentent aussi la nature du signal actif
C attendu dans la colonne CLK de la table de vrit du composant.
Le symbole :
prcise qu'
il s'
agit d'
un niveau haut,
d'
un niveau bas,
n d'
un front montant ou d'
une impulsion ascendante,
p d'
un front descendant ou d'
une impulsion descendante.
Une bascule JK matre-esclave verrouillage sera donc symbolise par :
J Q
K Q
figure IV-17 : Symbole d'

une bascule JK matre-esclave verrouillage
Tlcom INT 82
2.10/ Remarque sur les entres Clear et Preset

On trouve ces entres asynchrone sur la plupart des bascules. Elles permettent
d'imposer en sortie la valeur 0 (Q = 0 : clear, reset, R) ou 1 (Q = 1 : preset, set, S) de
faon asynchrone c'est--dire indpendemment du signal d' horloge.
2.11/ Principales caractristiques dynamiques des bascules

Les caractristiques lectriques sont analogues celles des portes logiques. Nous
voulons ici insister sur les caractristiques particulires des bascules qui sont souvent
fournies sur les feuilles de spcifications des constructeurs :
) - le temps de propagation (propagation delay) : c' est le temps qui spare le
front actif (montant ou descendant) de l'horloge et le basculement de l'
tat de
sortie. En gnral, on distigue le basculement de 0 1 (Low to High) et celui
de 1 0 (High to Low) ce qui amne dfinir tPLH et tPHL.
) - la frquence maximale de l'
horloge.
) - le temps de prparation (setup) et le temps de maintient (hold). Pour
assurer un fonctionnement correct d' une bascule, il ne faut pas modifier les
entres synchrones juste au moment de l' apparition du front actif de
l'
horloge. C'
est pour cette raison qu' on dfinit de part et d'autre de ce front
deux intervalles de temps pendant lesquels il ne faut pas changer les signaux
de commande d' entres synchrones (figure IV-18).
Horloge
t setup t hold
Entres
Synchrone
figure IV-18 : Dfinition des temps de prparation et de maintien
- Le temps de prparation qui est donn par le constructeur spcifie

l'
intervalle de temps minimum qu' il doit y avoir entre l'
apparition du signal
de commande et l' apparition du signal actif d' horloge pour garantir un
fonctionnement correct du circuit.
- Le temps de maintien qui est donn par le constructeur spcifie le temps
minimum durant lequel le signal de commande doit tre maintenu pour
garantir un fonctionnement correct du circuit.
2.12/ Exemples de bascules en circuits intgrs
) - 7474 : Double bacule D dclenche par front ascendant,
Tlcom INT 83
) - 7476 : Double bascule JK dclenche par front descendant,

) - 74111 : Double bascule JK Matre-Esclave Verrouillage.
2.13/ Symboles IEEE/ANSI des bascules

Jusqu' prsent, nous avons dcrit les bascules et les lments de mmoire au
moyen de symboles traditionnels que nous continuerons employer.
La section ci-dessous dcrit un certain nombres des nouveaux symboles IEEE/ANSI

pour ces dispositifs.
)- Symbole IEEE/ANSI d'

un lment de mmoire D simple (figure IV-19) :
D Q
validation C Q
figure IV-19 : Symbole IEEE/ANSI d'

un lment de mmoire D simple
)- Symbole IEEE/ANSI du circuit intgr TTL 7475 qui contient quatre lments de
mmoire D (figure IV-20) :
7475
1D 1D 1Q
validation C1 1Q
C2 2Q
2D 2D 2Q
3D 3D 3Q
validation C3 3Q
C4 4Q
4D 4D 4Q
figure IV-20 : Symbole IEEE/ANSI du circuit intgr TTL 7475
) Remarques : Si on examine le symbole logique du circuit intgr TTL 7475,

plusieurs points ressortent :
- Le trac du symbole englobe quatre petits rectangles, chacun associ une
mmoire individuelle;
Tlcom INT 84
- Les deux mmoires du haut ont une entre de validation commune, soit C1
et C2 raccordes en interne et combines sur une seule broche du boitier
du circuit intgr;
- De mme, les deux mmoires du bas partagent une entre de validation
commune.
)- Symbole IEEE/ANSI d' une bascule D simple dclenche par un front montant et
munie d'
entres asynchrones (figure IV-21) :
RAU
S
D Q
CLK C Q
R
RAZ
figure IV-21 : Symbole IEEE/ANSI dune bascule D simple
)- Symbole IEEE/ANSI du circuit intgr TTL 74175 qui contient quatre bascules D
avec horloge et remise zro communes (figure IV-22) :
74175
RAZ R
CLK C
1Q
1D 1D
1Q
2Q
2D
2Q
3Q
3D
3Q
4Q
4D
4Q
) Remarques : Si on examine le symbole logique du circuit intgr TTL 74175,

plusieurs points ressortent :
Tlcom INT 85
- Ce symbole renferme un rectangle distinct pour chaque bascule et un bloc

de commande commun, le rectangle encoch du dessus. Dans le cas du
74175, les entres partages par les quatre bascules D du botier sont le
signal d' horloge et l'entre de remise zro. Cela signifie qu' un front
montant de l' horloge amne sur chaque sortie Q le niveau se trouvant sur
l'
entre D et qu' un niveau bas appliqu sur l' entre de remise zro a pour
effet de mettre zro toutes les sorties Q du circuit;
- Le fait que les libells des entres se limitent la premire bascule signifie
que les entres des bascules du bas ont le mme brochage;
- Dans les symboles IEEE/ANSI, la lettre C est associe toute entre qui
commande le moment o d'autres entres auront un effet sur la sortie.
)- Symbole IEEE/ANSI d' une bascule JK simple dclenche par un front descendant
et munie d'
entres asynchrones (figure IV-23) :
RAU
S
J Q
CLK C
K Q
R
RAZ
figure IV-23 : Symbole IEEE/ANSI dune bascule JK simple
)- Symbole IEEE/ANSI du circuit intgr TTL 74112 qui contient deux bascules JK
dclenches par un front descendant dotes d'
entres asynchrones pour la mise
1 et la remise 0 (figure IV-24) :
74112
1RAU S 1Q
1J 1J
1CLK C1
1K 1K
1RAZ R
1Q
2RAU 2Q
2J
2CLK
2K
2RAZ 2Q
Tlcom INT 86
3/ Les compteurs
3.1/ Introduction
Les compteurs sont les applications directes des bascules tudies prcdemment.
Il ne faut pas croire que les compteurs soient destins uniquement au comptage, ils
jouent en lectronique numrique un rle fondamental car ils grent les
squencements des oprations, ils divisent les frquences, ils participent de
nombreuses manipulations mathmatiques, des conversions de code, des
conversions analogiques-numriques et numriques-analogiques...
Un compteur binaire est dit modulo N lorsqu' il peut compter jusqu'

N-1; la Nime
impulsion remet le compteur zro. En gnral, N=2n, o n reprsente le nombre
d'tages constituant le compteur qui possde 2n tats possibles.
On distingue deux catgories de compteurs : - les compteurs asynchrones

- les compteurs synchrones
3.2/ Les compteurs asynchrones

3.2.1/ Structure et fonctionnement
Ces compteurs sont trs simples. Ils sont trs nombreux sous formes de circuits
intgrs. Le terme asynchrone est justifi par le fait que toutes les bascules du
compteur ne sont pas commandes par les impulsions d' une seule horloge. La
simplicit du compteur est contrebalance par la limitation de sa vitesse de
fonctionnement.
Un compteur asynchrone est constitu de plusieurs bascules montes en cascade.

Chaque bascule constitue un tage du compteur. Le premier tage reoit le signal de
comptage H, le deuxime tage reoit le signal de sortie du prcdent,... D'
une manire
gnrale, le signal de comptage d'une bascule de rang n n' est autre que le signal de
sortie de la bascule de rang n-1.
La sortie de chaque tage reprsente un bit du compteur.
La figure IV-25, donne un exemple de compteur binaire asynchrone 4 bits construit

avec des bascules JK sensibles un front descendant. Les bascules JK sont cables en
bascule T c'est--dire que Ji = Ki = 1 et leurs sorties respectives Qi sont relies aux
entres CLKi+1. Initialement les bascules sont mises zro.
Tlcom INT 87
Q Q Q Q
1 0 1 1 1 2 1 3
J Q J Q J Q J Q
H CLK CLK CLK CLK
K (B0) K (B1) K (B2) K (B3)
H
Q0
Q1
Q2
Q3
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0
figure IV-25 : Exemple de compteur binaire asynchrone de 4 bits
Comme le montre le diagramme temporel de la figure IV-25, la premire impulsion de

comptage applique l' entre H de la bascule B0 fait basculer Q0 de 0 1. La bascule
B1 change d' tat lorsque Q0 repasse 0 c' est--dire au deuxime front descendant du
signal de comptage et ainsi de suite. A la 15ime impulsion toutes les bascules sont 1,
la 16ime elles se remettent toutes 0.
Le compteur divise la frquence du signal d' entre par 16, c'

est un "compteur diviseur
par 16". Ce rsultat peut tre gnralis de la manire suivante : lorsqu' on a n
bascules T en cascade, le compteur est diviseur par N o N est dfini par N = 2n.
A partir du chronogramme prcdent, on peut tablir le tableau suivant o sont

reprsents les tats binaires obtenus en fonction du nombre de priodes d'
horloge
coules :
Sorties Nombres cods
Q3 Q2 Q1 Q0 par le compteur
0 0 0 0 0
0 0 0 1 1
0 0 1 0 2
0 0 1 1 3
0 1 0 0 4
0 1 0 1 5
0 1 1 0 6
0 1 1 1 7
1 0 0 0 8
1 0 0 1 9
1 0 1 0 10
1 0 1 1 11
1 1 0 0 12
1 1 0 1 13
1 1 1 0 14
1 1 1 1 15
Tlcom INT 88
3.2.2/ Construction d'

un compteur asynchrone diviseur par un nombre
entier N
Comme nous l' avons remarqu prcdemment, dans le cas o N = 2n, il suffit de
mettre n bascules en cascade et laisser le compteur compter. Intressons nous plutt
au cas o : 2 n-1 < N < 2 n (N n'
est pas une puissance de 2).
Une mthode simple pour concevoir ce type de compteur appel parfois compteur
cycle incomplet est la suivante :
a) - Dtermination du nombre de bascule.

Si : 2 n-1 < N < 2 n alors, il faut utiliser n bascule c'
est--dire l'
exposant de la
puissance de 2 immdiatement suprieure.
b) - Ralisation des liaisons classiques du compteur asynchrone c' est--dire que
l'on met les bascules en cascade. Ceci nous amne donc remarquer que, si
on dsire rellement raliser un compteur il faut, hormis pour la premire
bascule qui a son entre CLK relie l' horloge externe, que les autres
bascules soient cables telles que :
- Qi soit relie CLKi+1 si les bascules sont sensibles au front descendant.
- Q i soit reli CLKi+1 si les bascules sont sensibles au front montant.
En effet, dans ce cas, si Qi est reli CLKi+1 on obtient un dcompteur !
c) Dtermination du nombre binaire de N.
d) Les sorties des bascules correspondant aux bits 1 du nombre binaire sont
envoys l'
entre d'
une porte NAND.
e) La sortie de la porte NAND est ensuite applique toutes les entres directes
CL (clear ou reset) des bascules.
La remise zro est effectue lorsque le nombre N est atteint car la sortie de
la porte NAND qui est alors gale 0 remet les bascules zro.
La figure IV-26 donne un exemple de compteur asynchrone par 10 tablit suivant le

principe nonc prcdemment.
Q Q Q Q
1 0 1 1 1 2 1 3
J Q J Q J Q J Q
H CLK CLK CLK CLK
K K K K
Clear Clear Clear Clear
figure IV-26 : Exemple de compteur asynchrone par 10
Tlcom INT 89
Il faut noter toutefois que le principe de la remise zro que nous avons vu
prcdemment fonctionne correctement si :
- l'
tat 10 n'
apparat pas de faon transitoire en cours de fonctionnement,
- le top de RAZ peut tre maintenu assez longtemps (car il disparat ds que l'
on
quitte l'
tat 10).
Dans le cas prcdent, l'tat transitoire 10 ne peut apparatre que si Q3 = 1 ce qui

n'
est jamais le cas avant 9. Il n'
y a donc pas de problme.
Si le top de RAZ ne dure pas assez longtemps, on peut toujours l'allonger au moyen
d'
un circuit annexe comme un monostable par exemple (cf. Cours d'lectronique).
Une autre technique pour raliser un compteur par N avec 2 n-1 < N < 2 n consiste
intervenir directement sur les entres de commande Ji et Ki de telle manire que le
passage de N-1 0 se fasse logiquement. Pour ce faire on conditionne le changement
d'tat des entres Ji et Ki au moyen de portes logiques ralisant pour chaqu'
une de ces
entres la fonction logique souhaite obtenue pralablement partir de la table de
fonctionnement du compteur raliser.
) Remarque : il exite en technologie intgre des circuits de type compteur

asynchrone par 10 (exemple le 74LS68).
3.2.3/ Caractristiques dynamiques des compteurs asynchrones
Les caractristiques dynamiques des compteurs sont troitement lies celles de

leurs bascules constitutives qui sont fmax, tPLH, tPHL, tsetup et thold.
a) Vitesse maximale de comptage
Dans un compteur, si les bascules utilises sont d' un mme type et si la lecture
du contenu s' effectue la fin de chaque comptage, la vitesse de fonctionnement du
comptage dpend surtout de la premire bascule (qui est la bascule donnant le bit
LSB). Il est donc ncessaire de vrifier la compatibilit des caractristiques
dynamiques fmax et les divers temps de la bascule avec la forme et la frquence du
signal de comptage. Aussi faut-il noter que la condition "frquence du signal fmax"est
ncessaire mais souvent insuffisante. La forme du signal (symtrique ou asymtrique)
peut jouer un rle important.
Le problme peut devenir dlicat lorsqu' on doit travailler des frquences limites avec
un compteur constitu de bascules de types diffrents. Dans ce cas, il est souvent utile
de dterminer le diagramme temporel l' aide des paramtres de chaque bascule et
vrifier que les contraintes temporelles sont satisfaisante.
Tlcom INT 90
b) Etats parasites (glitches)
A la limitation de vitesse de fonctionnement expose ci-dessus s'

ajoute celle des
tats parasites qui existent dans les compteurs asynchrones. Toutes les bascules ne
changeant pas d' tat simultanment, au moment du changement le compteur prsente
invitablement des tats parasites.
Dans le cas du compteur par 8 de la figure IV-27a, le passage de 3 4 par exemple se

fait en passant par 2 puis 0. A cause de cela, si on envisage de dcoder par exemple les
positons 0 et 2 du compteur au moyen de portes logiques, il survient en plus des
valeurs normales des parasites durant le temps de basculement d' un tage
(cf. figure IV-27b). Sur la figure IV-27b, on a suppos pour simplifier que le temps de
propagation des portes ET est nul.
Q Q Q
1 0 1 1 1 2
J Q J Q J Q
H CLK CLK CLK
K Q K Q K Q
C=0 C=2
figure IV-27a : Compteur asynchrone par 8
Q0
Q
1
Q 7 0 1 2 3 4 5 6 7 0
2
6 4 0 2 0 4 6 4
C=0
C=2
t r (retard d'un tage)
parasites de dcodage
figure IV-27b : Parasites de dcodage dans un compteur asynchrone par 8
Ces parasites de dcodage peuvent avoir des effets gnant et provoquer des alas de
fonctionnement comme dans le cas de la figure IV-28 ou le compteur C trois tages
prcdent commande un bistable.
Tlcom INT 91
H CLK
Compteur
Q2 Q1 Q0
(C=0)
S Q B
(C=2)
R Q B
figure IV-28 : Commande d'

un bistable avec alas
Le diagramme des temps (figure IV-29) montre que le parasite de dcodage sur C = 0
qui se produit la transition 3 vers 4 peut dclencher par erreur la mise 1 du
bistable et provoquer un alas de fonctionnement.
Q
0
Q
1
Q 7 0 1 2 3 4 5 6 7 0
2
6 4 0 2 0 4 6 4
C=0
(Set)
C=2
(Reset)
Ala : B = 1 au lieu de 0
Figure IV-29 : Diagramme des temps d'

une commande de bistable avec alas
Pour supprimer ce dfaut, on utilise les valeurs dites stabilise de C = 0 et C = 2. Elles

se produisent (figure IV-29) quand l' horloge H vaut 1 (le compteur varie aprs le front
de descente). Il suffit, par exemple, de valider la mise 1 ou 0 par H (figure IV-30).
H CLK
Compteur
Q2 Q1 Q0
(C=0).H
S Q B
(C=2).H
R Q B
figure IV-30 : Commande d'

un bistable sans alas
Tlcom INT 92
Le nouveau diagramme des temps (figure IV-31) montre qu'

il n'
y a plus d'
alas.
Q0
Q
1
Q 0 1 2 3 0
7 4 5 6 7
2
6 4 0 2 0 4 6 4
C=0
(Set)
C=2
(Reset)
(C=0).H
(C=2).H
figure IV-31 : Diagramme des temps d'

une commande de bistable sans alas
3.2.4/ Exemples de compteurs asynchrones en circuits intgrs
) - 74290 : simple compteur dcimal

) - 74293 : simple compteur binaire 4 bits
3.3/ Les compteurs synchrones

3.3.1/ Principe de fonctionnement
Toutes les bascules reoivent en mme temps le mme signal d' horloge H.
L'inconvnient des impulsions parasites des compteurs asynchrones est supprim car
les tats des bascules changent simultanment. Certes les compteurs synchrones sont
plus complexes que les compteurs asynchrones cependant leurs performances et leur
souplesse d'emploi les rendent plus populaires que les autres; en plus leur complexit
devient de moins en moins significative avec l'
volution de la technologie intgre.
un compteur synchrone modulo N = 2n

3.3.2/ Elaboration d'
L'elaboration d'
un compteur synchrone est plus complique que celle d'un
compteur asynchrone. Le problme rsoudre consiste en la dtermination des
fonctions de programmation Ji et Ki.
Pour expliquer la dmarche suivre, nous allons prendre le cas de la construction d'
un
compteur asynchrone modulo 16. Dmarche qui sera gnralisable par la suite.
Tlcom INT 93
Dans le cas gnral, une bascule JK est dcrite par sa table de vrit. Ici, il est
ncessaire de dterminer la table des valeurs des entres J et K connaissant
l'
volution dsire des sorties. Il est donc prfrable de faire appel la table de
fonctionnement d'une bascule JK, c'est--dire comme nous l'
avons vu :
Qn Qn+1 Jn Kn
0 0 0 On rappelle que dans la table de
0 1 1 fonctionnement de la bascule JK, les
1 0 1 tats indiffrents sont reprs par .
1 1 0
La dmarche suivre est la suivante :

a) - Dtermination du nombre de bascule. Comme dans le cas d' un compteur
asynchrone, on dtermine le nombre n de bascule ncessaire pour construire
un compteur modulo N en cherchant n tel que : N = 2n.
b) - Etablissement de la table des tats J et K de chaque tage partir de la

table de fonctionnement du compteur. Chaque ligne de la table de
fonctionnement du compteur reprsente un tat de ce dernier. On remplit les
lignes de la table des tats J et K en dterminant les valeurs qui doivent tre
prsentes sur les entres J et K de chaque tage pour que le compteur bascule
de son tat prsent l' tat suivant sous l'action du signal d'horloge actif
venir.
Dans le cas de notre exemple du compteur modulo 16, cela donne les tables de
fonctionnement et des tats suivantes :
Etat Q3 Q2 Q1 Q0 J0 K0 J1 K1 J2 K2 J3 K3
0 0 0 0 0 1 0 0 0
1 0 0 0 1 1 1 0 0
2 0 0 1 0 1 0 0 0
3 0 0 1 1 1 1 1 0
4 0 1 0 0 1 0 0 0
5 0 1 0 1 1 1 0 0
6 0 1 1 0 1 0 0 0
7 0 1 1 1 1 1 1 1
8 1 0 0 0 1 0 0 0
9 1 0 0 1 1 1 0 0
10 1 0 1 0 1 0 0 0
11 1 0 1 1 1 1 1 0
12 1 1 0 0 1 0 0 0
13 1 1 0 1 1 1 0 0
14 1 1 1 0 1 0 0 0
15 1 1 1 1 1 1 1 1
0

table de fonctionnement tables des tats Ji et Ki
Tlcom INT 94
La ligne d' tat de la table des tats de la bascule B0 indique J0 = 1 et K0 = .

En effet, pour passer de l' tat 0 (0000) l' tat 1 (0001), la bascule B0 du
compteur doit passer de 0 1. La table de fonctionnement de la bascule JK
nous indique effectivement que pour passer de Qn = 0 Qn+1 = 1, il faut qu'
tat n il y ait Jn = 0 et Kn = .
l'
Le compteur se trouvant dans l' tat 1 (0001), l'
tat suivant sera donc l'
tat 2
(0010). La bascule B0 doit donc basculer de 1 0. Pour ce faire, il faut donc
qu' la ligne d' tat 1, il y ait : J0 = et K0 = 1.
C'est ainsi que l' on remplit toutes les cases pour toutes les bascules.
c) Dtermination des expressions logiques des entres J et K de chaque bascule

en fonction des sorties Q du compteur.
Pour ce faire, on utilise la mthode des tableaux de Karnaugh.
Dans notre cas, cela donne :
) Pour la bascule B0 :
J0 K0
Q1 Q1
Q3 Q0 00 01 11 10 Q3 Q0 00 01 11 10
Q2 Q2
00 1 1 00 1 1
01 1 1 01 1 1
11 1 1 11 1 1
10 1 1 10 1 1
J0 = 1 K0 = 1
J1 K1
Q1 Q1
Q3 Q0 00 01 11 10 Q3 Q0 00 01 11 10
Q2 Q2
00 0 1 00 1 0
01 0 1 01 1 0
11 0 1 11 1 0
10 0 1 10 1 0
J 1 = Q0 K1 = Q0
Tlcom INT 95
J2 K2
Q1 Q1
Q3 Q0 00 01 11 10 Q3 Q0 00 01 11 10
Q2 Q2
00 0 0 1 0 00
01 01 0 0 1 0
11 11 0 0 1 0
10 0 0 1 0 10
J2 = Q1.Q0 K2 = Q1.Q0
J3 K3
Q1 Q1
Q3 Q0 00 01 11 10 Q3 Q0 00 01 11 10
Q2 Q2
00 0 0 0 0 00
01 0 0 1 0 01
11 11 0 0 1 0
10 10 0 0 0 0
J3 = Q2.Q1.Q0 K3 = Q2.Q1.Q0
d) Ralisation des liaisons entre les bascules en tenant compte des expressions
logiques des entres J et K de chaque bascule.
Dans le cas d' un compteur modulo N = 2n, il existe deux modes de ralisation
des fonctions de programmation des entres Ji et Ki : une dite srie et l'
autre
dite parallle.
L'implantation srie conduit raliser des compteurs dits

propagation de retenue.
L'implantation parallle conduit, quant elle, raliser des
compteurs dits retenue anticipe ou encore retenue parallle.
Dans le cas de notre compteur modulo 16, il vient (figures IV-32 et IV-33) :
Tlcom INT 96
J0 Q0 J1 Q1 J2 Q2 J3 Q3
H0 H1 H2 H3
K0 K1 K2 K3
figure IV-32 : Compteur synchrone modulo 16 propagation de retenue
J0 Q0 J1 Q1 J2 Q2 J3 Q3
H0 H1 H2 H3
K0 K1 K2 K3
figure IV-33 : Compteur synchrone modulo 16 retenue anticipe
L'avantage d' un compteur retenue anticipe est sa grande vitesse de

fonctionnement; son inconvnient est que le nombre d'
entres des portes ET augmente
lorsque le nombre d'
tages augmente lui aussi.
Les compteurs propagation de retenue permettent d'viter ce problme cependant ce

type n'
est pas adapt des fonctionnement frquences leves parce que le temps de
propagation des portes de commande augmente le temps de ralisation des entres des
bascules de rang lev.
Les rsultats obtenus avec notre compteur par 16 sont tout fait gnralisable dans le
un compteur synchrone modulo 2n :
cas d'
- les entres Ji et Ki ne dpendent que des sorties de rang < i,
- J 0 = K0 = 1
- Ji = Ki = Q0.Q1. ... . Qi-1 avec : i = 1, 2, ... , n
un compteur synchrone modulo N z 2n

3.3.3/ Elaboration d'
Soit N tel que : 2n-1 < N <2n. Dans ce cas l, comme nous l' avons vu
prcdemment, le nombre de bascules ncessaire la ralisation du compteur modulo
N sera de n.
La mthode que nous avons prsente lors de la ralisation d' un compteur synchrone
modulo N = 2n demeure parfaitement applicable ceci prs qu' il sera ncessaire dans
n
le cas du compteur synchrone modulo N 2 (avec 2 n-1 < N <2n) "d' interrompre" la
n
squence normale du comptage du compteur modulo 2 en effectuant une remise
arrive du Nime signal dhorloge actif.
zro du compteur l'
Tlcom INT 97
Pour raliser cette remise zro trois techniques sont envisageables partir des
un compteur modulo 2n :
tables compltes de fonctionnement et des tats Ji et Ki d'
) Mthode 1 : Effectuer une action sur les entres de forage (Clear, Reset, R)
l'
arrive de l'
tat N.
) Mthode 2 : Ne modifier dans la table des tats Ji et Ki que la ligne correspondant

l'
tat N-1 sans modifier les lignes correspondant aux tats suprieurs
(N, N+1,...).
) Mthode 3 : Modifier la table des tats Ji et Ki la ligne correspondant l'tat N-1

et remplacer partir de la ligne correspondant l'
tat N tous les tats
Ji et Ki par des tats indtermins.
Quelle que soit la mthode utilise, il faut vrifier que si, la suite de la mise sous
tension ou la suite de perturbations dues l'environnement, le compteur vient se
retrouver dans un tat m tel que N m 2n alors il retourne bien de lui-mme au bout
de quelques impulsions sa squence normale de fonctionnement et ne risque donc
pas de rester dans un cycle parasite.
Pour illustrer ces trois mthodes, nous allons prendre l'

exemple d'
un compteur modulo
10.
Comme 23 < 10 <24, il est ncessaire d'

utiliser 4 bascules et donc de travailler partir
du compteur modulo 16. Reprenons donc notre compteur modulo 16 propagation de
retenue de la figure IV-32.
a) Mthode 1 (forage zro asynchrone)
Prenons le cas trs courant o l'

entre R (Reset, Clear) est active au niveau bas.
La fonction de forage F qui doit donc commander la remise zro du compteur

l'
arrive de l'
tat N = 10 (1010) a pour tableau de Karnaugh :
F
Q1
Q3 Q0 00 01 11 10
Q2
00 1 1 1 1
01 cases correspondant
1 1 1 1
aux tats (11) (15)
11
10 1 1 0 Soit pour expression : F = Q1 + Q3 = Q1 .Q3
Tlcom INT 98
Cette expression est simplifie par le fait que les tats (11) (15) ne doivent pas
intervenir ce qui permet de mettre des tats indtermins dans les cases
correspondante du tableau de Karnaugh.
Il reste vrifier le comportement du compteur partir des tats "anormaux".
Dans le cas prsent, les expressions logiques des entres synchrones J et K non pas t
modifies. De ce fait, le compteur est normalement cabl pour fonctionner en modulo
16 s'
il n'
y avait pas de forage zro arriv l'
tat "furtif" (10) qui conduit de manire
quasi-immdiate et asynchrone l' tat (0).
Ce qui nous donne :
Etat prsent Q3 Q2 Q1 Q0 F = Q1 .Q3 Etat suivant
11 1 0 1 1 0 0 (asynchrone)
12 1 1 0 0 1 13 (synchrone)
13 1 1 0 1 1 14 (synchrone)
14 1 1 1 0 0 0 (asynchrone)
15 1 1 1 1 0 0 (asynchrone)
Remarques : - Etat suivant = 0 (asynchrone) signifie que le forage 0 est quasi-

instantan au temps de propagation prs entre les entres de forage
zro (R) et les sorties.
- Etat suivant = 13, 14 (synchrone) signifie que les entres de forage ne

sont pas active donc le compteur continuera de compter de manire
synchrone c' est--dire passera l'
tat suivant l'
apparition du prochain
signal d'horloge actif.
Ici, on peut constater que le compteur ne reste jamais dans un tat anormal et qu' il
finit, au pire au bout de deux signaux actifs d'
horloge, par retourner l'
tat (0). Si l'
on
veut que cela se passe plus rapidement, il faudrait alors remplacer les 1 dans les cases
12 et 13 du tableau de Karnaugh par des 0 ce qui donnerait alors comme expression
plus complexe de F : F = Q1 .Q 2 + Q3 .
Dans notre cas ( F = Q1 .Q3 ), le comportement du compteur peut symboliquement tre

reprsent par le graphe des tats de la figure IV-34.
Tlcom INT 99
12
13
14
11 15
0
10
1
9
2
4
6
5
figure IV-34 : Graphes des tats du compteur synchrone

modulo 10 de la figure IV-35
Son schma est donn figure IV-35.
J0 Q0 J1 Q1 J2 Q2 J3 Q3
H0 H1 H2 H3
K0 K1 K2 K3
R R R R
F = Q1 . Q3
Figure IV-35 : Exemple de schma de compteur synchrone modulo 10
L'avantage de cette mthode repose sur sa simplicit nanmoins elle souffre de deux
inconvnients :
- La porte ralisant la fonction F peut galement dlivrer des impulsions

parasites lors de commutations simultanes de plusieurs bascules, impulsions
qui peuvent remettre prmaturment le compteur zro.
Tlcom INT 100

- Si les temps de propagation entre les entres de forage zro et les sorties
varient entre les bascules, l'impulsion de remise zro peut ne pas tre
suffisamment longue pour remettre zro toutes les bascules et seules celles
ayant un temps de propagation faibles seront remises zro.
b) Mthode 2 (conditionnement des entres J9 et K9 uniquement)
Compar au tableau complet de fonctionnement d' un compteur modulo 16, dans

le cas d'
un compteur modulo 10, seule la ligne d'
tat (9) est modifie; ce qui modifirait
donc :
Etat Q3 Q2 Q1 Q0 J0 K0 J1 K1 J2 K2 J3 K3

8 1 0 0 0 1 0 0 0
9 1 0 0 1 1 0 0 1
0 0 0 0 0
Compar au tableau d' un compteur modulo 16, seules les entres J1 et K3 sont
modifies. Il vient donc :
- Pour J1 :
J1
Q1
Q3 Q0 00 01 11 10
Q2
00 0 1 J1 = Q 0 .Q3 + Q 0 .Q 2
01 0 1
11 0 1 (
J1 = Q 0 . Q 2 + Q3 )
10 0 0
- Pour K3 :
K3
Q1
Q3 Q0 00 01 11 10
Q2
00 K 3 = Q 0 .Q1 .Q 2 + Q 0 .Q1 .Q 2
01
K 3 = J 3 + Q 0 .Q1 .Q 2
11 0 0 1 0
10 0 1 0 0
Ce qui donne le schma du compteur suivant (figure IV-36) :
Tlcom INT 101

J0 Q0 J1 Q1 J2 Q2 J3 Q3
H0 H1 H2 H3
K0 Q0 K1 Q1 K2 Q2 K3 Q3
figure IV-36 : Exemple de schma de compteur synchrone modulo 10
L'avantage de cette mthode repose sur le fait qu'

tant donn que seule une ligne a t
modifie dans le tableau complet de focntionnement du compteur modulo 2n qui a
servi construire le compteur modulo N (<2n), on est sre que si le compteur vient
se trouver dans un tat parasite m (N m <2n) alors il finira de lui mme par revenir
dans un rgime de fonctionnement "normal" au bout de quelques impulsions d' horloge.
L'inconvnient bien videmment de cette mthode est qu' on obtient pour certaines des
entres Ji et Ki des expressions plus complexes que celles qui seraient obtenues si pour
les tats non utiliss m (N m < 2n) on mettait systmatiquement des dans les cases
Ji et Ki.
c) Mthode 3 (conditionnement des entres J9 et K9 avec Jm = Km = ) pour N

d m < 2n )
En mettant systmatiquement des dans toutes les cases inutilises de 10 15,

on obtient un systme plus simple :
J0 K0
Q1 Q1
Q3 Q0 00 01 11 10 Q3 Q0 00 01 11 10
Q2 Q2
00 1 1 00 1 1
01 1 1 01 1 1
11 11
10 1 10 1
J0 = 1 K0 = 1
Tlcom INT 102

J1 K1
Q1 Q1
Q3 Q0 00 01 11 10 Q3 Q0 00 01 11 10
Q2 Q2
00 0 1 00 1 0
01 0 1 01 1 0
11 11
10 0 0 10
J1 = Q 0 .Q3 K1 = Q0
J2 K2
Q1 Q1
Q3 Q0 00 01 11 10 Q3 Q0 00 01 11 10
Q2 Q2
00 0 0 1 0 00
01 01 0 0 1 0
11 11
10 0 0 10
J2 = Q1.Q0 K2 = Q1.Q0
J3 K3
Q1 Q1
Q3 Q0 00 01 11 10 Q3 Q0 00 01 11 10
Q2 Q2
00 0 0 0 0 00
01 0 0 1 0 01
11 11
10 10 0 1
J3 = Q2.Q1.Q0 K3 = Q0
Mais il reste vrifier qu'

partir des tats anormaux 10 15, le compteur rejoint bien
les tats permis.
Etat suivant
Etat prsent Q3 Q2 Q1 Q0 J 0 K0 J 1 K1 J 2 K2 J 3 K3
(synchrone)
10 1 0 1 0 1 1 0 0 0 0 0 0 1011 (11)
11 1 0 1 1 1 1 0 1 1 1 0 1 0100 (4)
12 1 1 0 0 1 1 0 0 0 0 0 0 1101 (13)
13 1 1 0 1 1 1 0 1 0 0 0 1 0100 (4)
14 1 1 1 0 1 1 0 0 0 0 0 0 1111 (15)
15 1 1 1 1 1 1 0 1 1 1 1 1 0000 (0)
Tlcom INT 103

On constate donc que l' tat parasite 10 conduit l'

impulsion d' horloge suivant l'
tat
parasite 11 qui lui conduit l'impulsion d'horloge suivante l'tat normal 4. De mme
l'
tat parasite 12 conduit l' tat parasite 13 qui lui conduit l'
tat normal 4, le tout
videmment de manire synchrone. Enfin, l' tat parasite 14 conduit l' impulsion
d'horloge suivante l'tat parasite 15 qui lui conduit l'
tat normal 0.
En conclusion donc le graphe complet des tats de notre compteur modulo 10 peut-tre
dans le cas prsent schmatis comme sur la figure IV-37.
14
15
0
9 1
8 2
7
3
6
4 11 10
5
13
12
figure IV-37 : Graphe des tats du compteur synchrone

modulo 10 de la figure IV-38
On constate donc que le compteur ne reste jamais bloqu dans un tat anormal, d'
o le
schma de la figure IV-38.
J0 Q0 J1 Q1 J2 Q2 J3 Q3
H0 H1 H2 H3
K0 Q0 K1 Q1 K2 Q2 K3 Q3
figure IV-38 : Exemple de schma de compteur synchrone modulo 10
Tlcom INT 104

Remarque : Au lieu dutiliser des portes logiques ET, on peut aussi utiliser des
bascules JK plusieurs entres J et K comme sur les boitiers : 7470, 7472, 74105, ...
3.3.4/ Compteur-Dcompteur
Le comptage dans la progression directe (up counter) est une opration normale.
Dans de nombreuses applications, on peut tre amen donner l' ordre de dcompter
(ou de compter dans la progression inverse) au moment o le comptage atteint une
valeur bien dfinie. Il faut pour cela un systme permettant les deux oprations :
comptage - dcomptage (up down counting). Pour comprendre la mthode utilise pour
ce type de compteur, supposons que l'on ait raliser un compteur-dcompteur binaire
quatre bits command par une variable X telle que :
- lorsque X = 1 on obtient le comptage;
- lorsque X = 0 on obtient le dcomptage.
Ceci nous donne le tableau de fonctionnement suivant :
Comptage (up) Dcomptage (down)

X=1 X=0
Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0
0 0 0 0 0 1 1 1 1 15
0 0 0 1 1 1 1 1 0 14
0 0 1 0 2 1 1 0 1 13
0 0 1 1 3 1 1 0 0 12
0 1 0 0 4 1 0 1 1 11
0 1 0 1 5 1 0 1 0 10
0 1 1 0 6 1 0 0 1 9
0 1 1 1 7 1 0 0 0 8
1 0 0 0 8 0 1 1 1 7
1 0 0 1 9 0 1 1 0 6
1 0 1 0 10 0 1 0 1 5
1 0 1 1 11 0 1 0 0 4
1 1 0 0 12 0 0 1 1 3
1 1 0 1 13 0 0 1 0 2
1 1 1 0 14 0 0 0 1 1
1 1 1 1 15 0 0 0 0 0
La mthode des tableaux de Karnaugh dcrite aux chapitres 3.2.2/ et 3.2.3/ peut tre
parfaitement applique pour dterminer les expressions logiques Ji et Ki de ce
Compteur-Dcompteur, il vient :
Tlcom INT 105

Pour la bascule B0 Pour la bascule B1

+ +
Q1
Q1
Q3 Q0 00 01 11 10
Q3 Q0 00 01 11 10 Q2
Q2
00 0 1 1 0
00 1 1 1 1
X=1 01 0 1 1 0
X=1 01 1 1 1 1
11 0 1 1 0
11 1 1 1 1
10 0 1 1 0
10 1 1 1 1
Q1 Q1
Q3 Q0 00 01 11 10 Q3 Q0 00 01 11 10
Q2 Q2
00 1 1 1 1 00 1 0 0 1
X=0 01 1 1 1 1 X=0 01 1 0 0 1
11 1 1 1 1 11 1 0 0 1
10 1 1 1 1 10 1 0 0 1
J 0 = K0 = 1 J1 = K 1 = X.Q 0 + X.Q 0
Pour la bascule B2 Pour la bascule B3

+ +
Q1 Q1
Q3 Q0 00 01 11 10 Q3 Q0 00 01 11 10
Q2 Q2
00 0 0 1 0 00 0 0 0 0
X=1 01 0 0 1 0 X=1 01 0 0 1 0
11 0 0 1 0 11 0 1
0 0
10 0 0 1 0 10 0 0 0 0
Q1 Q1
Q3 Q0 00 01 11 10 Q3 Q0 00 01 11 10
Q2 Q2
00 1 0 0 0 00 1 0 0 0
X=0 01 1 0 0 0 X=0 01 0 0 0 0
11 1 0 0 0 11 0 0 0 0
10 1 0 0 0 10 1 0 0 0
J 2 = K 2 = X.Q 0 .Q1 + X.Q 0 .Q1 J 3 = K 3 = X.Q 0 .Q1.Q 2 + X.Q 0 .Q1 .Q 2
Tlcom INT 106

Ceci nous amne constater qu'une demande de commutation entre une opration de
comptage (X = 1) et une opration de dcomptage (X = 0) au moyen de la variable d
commande X a pour effet de remplacer dans les expressions logiques de Ji et Ki les
variables Q0, Q1, Q2, Q3 par Q 0 , Q1 , Q 2 , Q3 et inversement pour le passage entre
une opration de dcomptage et de comptage.
Les expressions de Ji et Ki donnent le circuit reprsent figure IV-39 qui est un

compteur-dcompteur retenue anticipe.
X
1
J0 J1 J2 J3
Q0 Q1 Q2 Q3
H0 H1 H2 H3
Q0 Q1 Q2 Q3
K0 K1 K2 K3
Figure IV-39 : Compteur/Dcompteur synchrone modulo 16

retenue anticipe
Comme il est possible dexprimer J2 en fonction de J1 et J3 en fonction de J2 :
J 2 = J1 .Q1.X + J1 .Q1 .X = J1 .Q1 .X. J1 .Q1 .X
J 3 = J 2 .Q 2 .X + J 2 .Q 2 .X = J 2 .Q 2 .X.J 2 .Q 2 .X
On peut donc transformer le compteur retenue anticipe en un compteur

propagation de retenue (figure IV-40) :
X
1
J0 J1 J2 J3
Q0 Q1 Q2 Q3
H0 H1 H2 H3
Q0 Q1 Q2 Q3
K0 K1 K2 K3
figure IV-40 : Compteur/Dcompteur synchrone modulo 16

propagation de retenue
Compte tenu de la symtrie du montage, il est possible d' tudier une partie (relative
Q3 Q2 Q1 Q0 par exemple) et en dduire ensuite l' autre ( Q3 Q 2 Q1 Q 0 ). Cela revient
dire que les rsultats des mthodes des paragraphes 3.2.2/ et 3.2.3/ sont tout fait
applicables ici condition bien sr d'
ajouter la variable supplmentaire X.
Tlcom INT 107

En effet, on obtient :
) Pour la bascule B0 : J 0 = K 0 = X.1
) Pour la bascule B1 : J1 = K 1 = X.Q 0
) Pour la bascule B2 : J 2 = K 2 = X.Q1 .Q 0 ou J 2 = K 2 = J1.Q1
) Pour la bascule B3 : J 3 = K 3 = X.Q 2 .Q1.Q 0 ou J 3 = K 3 = J 2 .Q 2
On en dduit l'
autre partie du montage :
) Pour la bascule B0 : J 0 = K 0 = X.1
) Pour la bascule B1 : J1 = K 1 = X.Q 0
) Pour la bascule B2 : J 2 = K 2 = X.Q1.Q 0
) Pour la bascule B3 : J 3 = K 3 = X.Q 2 .Q1.Q 0
3.3.5/ Caractristiques dynamiques des compteurs synchrones
Comme les compteurs asynchrones, les compteurs synchrones possdent une

vitesse maximale de comptage et des tats transitoires parasites. Ces tats parasites
sont dus au fait que tous les tages commutent certes au voisinage du signal d' horloge
mais le synchronisme n' est pas aussi rigoureux qu' il n'y parat. En effet, certains
tages basculent en un temps tPLH d' autres en un temps tPHL. Un dcodage peut donc
donner des parasites dont la nature dpend de la configuration des retards. Cependant
les parasites des compteurs synchrones durent moins longtemps que ceux des
compteurs asynchrones; ce qui ne les empchent pas d' tre parfois gnants.
3.3.6/ Exemples de compteurs synchrones en circuits intgrs
74160 / 162 : Compteur dcimal synchrone

74161 / 163 : Compteur binaire 4 bits synchrone
74193 : Compteur-Dcompteur binaire 4 bits synchrone
3.3.7/ Remarque sur les compteurs (-dcompteurs) en technologie intgre
Les compteurs en technologie intgre possdent une entre de chargement (dit

parallle) qui permet de forcer les entres J et K de telle faon que chaque sortie
puisse tre dans l'
tat initial souhait. Lorsque cette entre de chargement (Load) est
active les entres J recopient les valeurs imposes et les entres K recopient leurs
Tlcom INT 108

complments. Aprs activation de "Load", le compteur (ou dcompteur) commencera

sur la valeur impose. De tels compteurs (-dcompteurs) sont dits programmables
(comme les circuits 74160/161/162/163 et 74192/193).
De mme, les compteurs programmables possdent une sortie spciale appele RCO
(Ripple Carry Out = Sortie du crneau de retenue) qui envoie une impulsion chaque
fois qu'
il y a dbordement. Ce qui permet de mettre plusieurs compteurs en cascade.
Pour les compteur-dcompteurs, il y a deux sorties de dbordement dont l' une est
appele CO (Carry-Out) pour signaler la fin de comptage et l' autre appele BO
(Borrow-Out) pour signaler la fin de dcomptage.
4/ Les registres dcalage

4.1/ Principe de fonctionnement
Un registre dcalage est constitu de bascules interconnectes de faon ce que
l'
tat de la bascule i soit transmis la suivante chaque coup d' horloge appliqu
simultanment toutes les bascules.
Prenons, par exemple, trois bascule D interconnectes comme sur la figure IV-41.
Entre DA QA DB QB QC
Donnes DC Sortie
HA HB HC
Horloge
figure IV-41 : Exemple de registre dcalage 3 bascules D
Les entres HA, HB, HC sont commandes en mme temps par le signal d' horloge H.
Sachant, comme nous l' avons vu aux chapitres 2.3/ et 2.4/, que dans une bascule D
l'
tat suivant Qn+1 de la sortie Q est gal l'
tat prsent Dn de l'
entre D, on a donc :
Q A n+1 = D A n = information l'
entre
Q B n+1 = D B n = Q A n
QC n+1 = DC n = Q B n
Le fonctionnement du registre tudi est illustr figure IV-42 pour un signal d'
horloge
H et un signal d'
entre donns.
Tlcom INT 109

H
1 2 3 4 5 6 7
t
Signal
d'entre
t
QA retard
t
QB
t
QC
figure IV-42 : Dplacement de l'

information de gauche droite
Ce qui nous donne la table de fonctionnement suivante :
Horloge 1 2 3 4 5 6 7
Entres 0 0 1 0 0 0 0
QA 0 0 0 1 0 0 0
QB 0 0 0 0 1 0 0
QC 0 0 0 0 0 1 0
Ce qui montre que l'information applique l'entre est dcale au fur et mesure (au
rythme des coups d' horloge) de gauche droite.
L'entre du premier tage, sans antcdent, s' appelle entre srie tandis que la
appelle sortie srie.
sortie du premier tage, sans successeur, s'
Le dcalage peut s'effectuer dans le sens inverse c'

est--dire de droite gauche. Il peut
tre bidirectionnel; dans ce cas la direction sera commande par un signal d' entre
(SL = Shift Left ou SR = Shift Righ).
Une information peut tre introduite d' un seul coup dans le registre dcalage par le
biais des entres des bascules. Gnralement un signal de validation
( SH / LD = Shift/Load) permet d' autoriser le chargement parallle ou le chargement
srie (c'
est--dire l'
opration de dcalage). Dans ce cas, on dit que le registre possde
une entre parallle. Quoi qu' il en soit, le dcalage s' effectue toujours en
synchronisation avec l'horloge.
Tlcom INT 110

En dfinitive, un registre dcalage universel peut tre schmatis comme sur la

figure IV-43 o l'
on distingue les entres et les sorties fournissant tous les modes de
fonctionnement.
Sorties parallles
Sortie srie Sortie srie
(dcalage gauche) (dcalage droite)
Entres sries A B ... H

Validation Registre dcalage universel
Horloge
droite
Dcalage Entres parallles
gauche
figure IV-43 : Symble d'

un registre dcalage universel
4.2/ Types de dcalage

4.2.1/ Dcalage logique droite ou gauche
Les bits glissent d'une position. L'

entre srie reoit 0 ou 1, le bit sortant est
perdu soit sauvegard dans une bascule pour exploitation ultrieure (figure IV-44).
ES SS SS ES
0 0 1 1 0 (info = 6) 0 1 1 0 0 (info = 6)
avant avant
ES SS SS ES
0 0 0 1 1 (info = 3 = 6/2) 1 1 0 0 0 (info =12 = 6x2)
aprs aprs
Dcalage logique droite sans sauvegarde Dcalage logique gauche sans sauvegarde
ES SS SS ES
0 0 1 1 0 X X 0 1 1 0 0
avant bascule bascule avant
ES SS SS ES
0 0 0 1 1 0 0 1 1 0 0 0
aprs aprs
Dcalage logique droite avec sauvegarde Dcalage logique gauche avec sauvegarde
figure IV-44 : Dcalage logique droite ou gauche
Nota : ES = Entre Srie, SS = Sortie Srie
Tlcom INT 111

4.2.2/ Dcalage circulaire (rotation) droite ou gauche
Le bit sortant du registre est rinject l'

entre srie, ce qui conserve
l'
information (figure IV-45).
ES SS SS ES
0 1 1 0 0 1 1 0
avant avant
ES SS SS ES
0 0 1 1 1 1 0 0
aprs aprs
Dcalage circulaire droite Dcalage circulaire gauche
figure IV-45 : Dcalage circulaire droite ou gauche
4.2.3/ Dcalage arithmtique (numrique) droite ou gauche
La multiplication ou la division par des puissances de deux revient dcaler le

nombre gauche ou droite. Pour des nombres non signs, la dcalage logique avec
un zro entrant convient mais pour des nombres signs en complment deux, le bit
de signe doit tre conserv; d'
o le dcalage arithmthique (figure IV-46).
ES SS (info = -6) (info = -6) SS ES

1 0 1 0 1 0 1 0 0
avant avant
ES SS SS ES
1 1 0 1 (info = -3 = -6/2) (info = +4 = -6x2) 0 1 0 0 0
aprs aprs
Dcalage arithmtique droite Dcalage arithmtique droite

(avec erreur due au changement de signe)
figure IV-46 : Dcalage arithmtique doite o gauche
Dans le cas d'un dcalage arithmtique droite cela ne pose pas de problme; le bit de
signe est rinject ce qui revient dire qu'un 1 est mis sur l'entre srie. En d' autres
termes le bit de signe est propag. Dans le cas d'un dcalage arithmtique gauche, le
bit de signe doit tre vacuer; ce qui sous-entend que l' information "signe" peut
devenir fausse. Il est donc ncessaire d'informer l'utilisateur lorsqu'un changement de
signe est survenue la suite d' un dcalage arithmtique gauche. Ce problme que
pose donc la perte potentielle du bit de signe et la ncessit d'en informer l'utilisateur
fait qu'il n'existe pas de boitier "tout fait" offrant la possibilit d' effectuer une
opration de dcalage arithmtique gauche. A ce jour, seul le boitier 74322 offre une
solution intgre en ce qui concerne la fonction dcalage arithmtique doite. En
revanche, la fonction dcalage arithmtique gauche fait gnralement partie, tout
comme les autres types d' oprations de dcalage que nous venons de voir, de la
Tlcom INT 112

palettes des instructions disponibles sur des composants logiques beaucoup plus
complexes que les simples circuits intgrs classiques que nous avons vu jusqu'
prsent (portes, bascules, compteurs, registres,...) et que l'
on nomme microprocesseurs
ou microcontrleurs (cf. chapitre VI). Ces composants, "plus intelligents", informent le
cas chant l' utilisateur d'un changement de signe intervenu la suite d' une
instruction de dcalage arithmtique gauche.
4.3/ Principales applications des registres dcalage

4.3.1/ Compteurs et gnrateurs de signaux
La caractristique commune de ces systmes est le bouclage effectu entre la

sortie et l'
entre du registre dcalage.
a) Le compteur en anneau
Donnes DC
HA HB HC
Horloge
Schma
H
1 2 3 4 5
DA t
100
t
QA
t 010 001
QB
Diagramme des tats
t
QC
001 010 100 001 010 t
Diagramme Temporel
figure IV-47 : Exemple simple dun compteur en anneau
On doit remarquer tout de suite que pour sassurer quune seule des bascules soit dans
l'
tat 1, il faut initialiser le compteur l'
aide des entres asynchrones : on envoie une
impulsion sur l' entre "Clear" (= R = Reset = Remise zro) de n-1 bascules et sur
Tlcom INT 113

l'
entre "Preset" ( = S = Set = Praffichage) de la bascule restante dans le cas d' un
compteur n bascules. Cette impulsion de positionnement initial peut tre applique
au moment de la mise sous tension du montage l' aide d'un circuit simple permettant
de gnrer une impulsion partir de l' alimentation Vcc comme nous l' avons vu au
chapitre II-5.1.2.1.f ) et qui est rappel ci-dessous (figure IV-48).
Vcc
Vcc
R
A RZ A
RZ
figure IV-48 : Circuit simple destin initialiser le compteur en anneau
b) Le compteur de Johnson
Le registre dcalage est toujours boucl sur lui-mme mais ici (figure IV-49) la
sortie Q de la dernire bascule est relie l'
entre srie de la premire bascule.
Donnes DC
HA HB HC
QC
Horloge
Schma
figure IV-49 : Montage de principe du compteur de Johnson
Un compteur de n bascules prsente seulement 2n tats utilisables comme le montre

la table ci-dessous pour le compteur trois bascules prcdent.
Impulsion A B C
0 0 0 0
1 1 0 0
2 1 1 0
3 1 1 1
4 0 1 1
5 0 0 1
Le positionnement initial peut tre une mise 0 ou 1 de toutes les bascules au

moment de la mise sous tension. Ce compteur peut jouer le rle de gnrateur de
signaux.
Tlcom INT 114

4.3.2/ Division de frquence
Un compteur de n tages divise la frquence de l' horloge par 2n. Un registre

dcalage de mme capacit, mont en dcalage circulaire la divise par n (figure IV-50).
En rgime permanent, un seul 1 circule dans le registre.
ES
Q0 Q1 Q2 Q3
T0
T1
T2
T3
T0 T1 T2 T3
figure IV-50 : Division de frquence avec un registre dcalage
4.3.3/ Transmission srie de l'

information
L'echange d' informations entre deux systmes par des bus parallles n fils
convient pour des liaisons courtes (quelques mtres). Au-del, l' information se
transmet sous forme srie. Un registre dcalage, en fait, sert principalement
transmettre ou recevoir une information en srie. En transmission, il est charg
paralllement avec l' information transmettre puis dcal bit bit. En transmission,
il reoit les bits en srie et reconstitue l'
information parallle. On les retrouve dans ce
qu' on appelle des circuits UART (Universal Asynchronous Receiver Transmitter) ou
USART (Universal Synchronous Asynchronous Receiver Transmitter) voire DUART
(Dual Universal Asynchronous Receiver Transmitter). Ces circuits prennent en charge
la conversion parallle-srie et srie-parallle (figure IV-51).
ES = Emission en Srie
UTILISATEUR UTILISATEUR
RS = Reception en Srie
A B
UART UART
Commandes Commandes
ES RS
Donnes
Srie
Donnes parallles RS ES Donnes parallles
figure IV-51 : Principe d'

une liaison srie par UART
Remarques : - Dans un change asynchrone avec un UART, il est ncessaire de rgler

un certain nombres de paramtres (vitesse de l' horloge, le nombre de
bits (5,6 7 ou 8) transmis par caractre, le nombre de bit de stop (1, 1.5,
2), la parit (paire ou impaire))(cf. cours sur les microprocesseurs).
- Les signaux de commande servent autoriser ou non l' UART
transmettre ou recevoir ainsi qu'
prciser si il doit transmettre ou
recevoir.
Tlcom INT 115

4.3.4/ Memoire FIFO
Une mmoire FIFO (First In, First Out) reoit de l' information en entre et la
restitue en sortie dans l'
ordre d' arrive (premier entr, premier sorti). Le plus souvent
elle sert harmoniser les diffrences de dbits instantans entre deux systmes.
Si S1, systme rapide, envoie directement de l' information S2, systme lent, il
travail au rythme de S2. En revanche, avec une mmoire FIFO entre S1 et S2, chacun
travail sa vitesse propre. Il faut toutefois veiller ce que la FIFO ne s'
engorge pas
(figure IV-52).
Systme S1 Systme S2
(rapide) (lent)
S1 est ralenti par S2
Espace libre Donnes en attente
Systme S1 Systme S2
FIFO
(rapide) (lent)
Transfert rapide Transfert lent

Sens du transfert
figure IV-52 : Couplage de deux systmes par une FIFO
Deux paramtres principaux caractrisent une mmoire FIFO : le nombre de bits

traits simultanment (ou mot) et le nombre de mots (ou profondeur) qu' elle peut
contenir. Le nombre de mots et de bits dfinissent le format. Une mmoire FIFO de N
mots de n bits comporte N registres dcalage de n bits (figure IV-53).
1 1 2 . . . n
2
1 2 . . . n
Entre Donnes . Sortie Donnes

.
.
N 1 2 . . . n
Ecriture
Logique de gestion
Lecture
N = nombre de mots
n = nombre de bits par mots
figure IV-53 : Structure d'

une mmoire FIFO
Tlcom INT 116

Une logique de gestion associe enregistre l' information entrante et la "pousse" au

fond de la mmoire jusqu'aux premiers emplacements vides. La lecture de la mmoire
se fait par l'
autre extrmit et libre des emplacements en fond de mmoire. Les
emplacements librs sont utiliss par la logique de gestion pour repousser ce qui est
en amont vers le fond.
4.4/ Exemples de registres dcalage en circuits intgrs
) 74164 : Registre dcalage ( droite) de 8 bits avec entre en srie et sortie

en parallle,
) 74165 : Registre dcalage ( droite) de 8 bits avec entre srie ou parallle
et sortie en srie,
) 74194 : Registre dcalage bidirectionnel de 4 bits avec entre en parallle et
sortie en parallle,
) 74195 : Registre dcalage ( droite) de 4 bits avec entre en parallle et
sortie en parallle.
4.5/ Symboles IEEE/ANSI des registres
)- Symbole IEEE/ANSI du circuit intgr TTL 74174 qui contient un registre

criture parallle / lecture parallle (figure IV-54) :
74174
MR R
CP C1
D0 1D Q0
D1 Q1
D2 Q2
D3 Q3
D4 Q4
D5 Q5
)- Symbole IEEE/ANSI du circuit intgr TTL 74164 qui contient un registre

criture srie / lecture parallle (figure IV-55) :
Tlcom INT 117

74164
SRG 8
MR R
CP C1 / -->
A
& 1D Q0
B
Q1
Q2
Q3
Q4
Q5
Q6
Q7
) Remarques : De nouveaux points ressortent lorsquon examine le symbole

logique du circuit intgr TTL 74174 (figure IV-54) :
- Le libell interne associ l' entre MR est un R qui indique que la
fonction de cette borne est la remise zro de chaque bascule;
- Le libell interne associ la borne CP est C1, ce qui informe que cette
entre contrle l'
entre de donnes dans tout lment de mmoire ayant le
prfixe 1 dans son libell. Chaque entre D des bascules a comme libell
interne 1D (indiqu seulement pour la bascule Q0 mais qui s' entend pour
l'
ensemble des bascules). Le 1 dans C1 et 1D tablit une relation
fonctionnelle entre les entres D des bascules et l'
entre commune CP.
) Remarques : D' autres points ressortent aussi lorsqu'

on examine le symbole
logique du circuit intgr TTL 74164 (figure IV-55) :
- Le libell SRG 8 signale que ce circuit intgr est un registre de 8 bits;
entre CP est associe au libell interne C1 / .
- L'
La barre oblique ( / ) sert sparer les deux fonctions C1 et ralises par
cette entre. Le C1 annonce que CP commande l' entre des donnes dans
la bascule Q0 puisque cette bascule possde le libell interne 1D. Il faut
noter ce sujet, que le bit de donne qui arrive Q0 est le rsultat de la
combinaison dans une porte ET des entres A et B. En outre, l' absence
d'autre entre externe sur les bascules restantes (Q1 Q7) empche
l'
entre CP de commander l' entre de donnes dans ces dernires.
La flche ( ) indique que le front actif de CP dclenche l'
opration de
dcalage vers la droite (de Q0 vers Q7).
Tlcom INT 118

V - LES CIRCUITS LOGIQUES PROGRAMMABLES
1/ Introduction
Dans les chapitres prcdents, nous avons vu qu' il existait en technologie
intgre des circuits spcialiss (codeurs, comparateurs, compteurs, ...) prts
l'
emploi. Un utilisateur qui a besoin par exemple de raliser une fonction comptage
peut parfaitement choisir dans un catalogue de circuits le compteur qui lui convient le
mieux et l'utiliser dans son application sans se proccuper de sa structure interne qui,
quant elle, a t l'
affaire du constructeur. En tant qu' utilisateur, son seul soucis est
alors de faire en sorte que les conditions d'exploitations spcifies par le constructeur
soient respectes.
Dans ce chapitre, nous allons voir qu' il existe des circuits personnalisables qui ne
remplissent pas une fonction dtermine comme les circuits spcialiss prcdents
mais qui s' adaptent dans une large mesure un trs grand nombre de fonctions. Pour
cela, il faut programmer sa structure interne qui comprend des portes ET , OU,
INVerseuses et des bascules.
2/ Les architectures de base

Un rseau logique programmable (Programmable Logic Device ou PLD) est un
circuit intgr qui contient un grand nombre de fonctions logiques de base (surtout des
portes et des bascules) dont l' utilisateur peut dfinir l'interconnexion volont,
tant au niveau du schma interne ralis qu' celui de l'affectation des broches
d'entre-sortie. Il est donc clair que cette technique permet la ralisation de circuits
logiques hautement personnaliss.
Pour personnaliser lui-mme ses rseaux logiques, l' utilisateur besoin d' un
quipement simple qui se rsume d' une part un logiciel de dveloppement (parfois
gratuit) tournant sur ordinateur et d' un programmateur. Le logiciel prend en charge
la programmation des rseaux en fonction de la description des fonctions logiques
devant tre obtenues ainsi que leur vrification par "simulation logique". Le
programmateur est une sorte de "boite noire" sur laquelle apparat un (ou des)
support(s) de composant. Cette boite contient un certain nombre de circuits capables
de reproduire sur les pattes du rseau programmables enfich ce(s) support(s) les
signaux ncessaire sa programmation. Le programmateur est pilot par le logiciel de
dveloppement et est gnralement reli l' ordinateur via une liaison parallle. Il
faut noter que certains rseaux programmables (les EPLDs = Erasable Programmable
Logic Device) sont effaables et donc reprogrammables souhait.
Derrire le sigle PLD ou Programmable Logic Device qui est un nom gnral pour
dsigner les circuits programmables se cachent d'
autres sigles :
Tlcom INT 119

) les FPLAs (Field Programmable Logic Array) possdent un rseau programmable

de portes ET et un rseau programmable de portes OU comme le montre la figure V-1.
figure V-1 : Architecture dun FPLA (Doc. Texas)
On remarque sur cette figure V-1 que les portes ET ainsi que les portes OU n' ont
plus qu' une entre quivalente symbolise et que des croix marquent les
connexions avec les variables directes et inverses. Ces croix indiquent la prsence
de fusibles. Programmer un circuit logique programmable revient donc dtruire
ou non ces fusibles et ce afin d'
obtenir en sortie la fonction logique souhaite.
Ce symbolisme condens est propre aux circuits programmables. La figure V-2 ci-
dessous donne une vue agrandie d' une porte ET dont les connexions apparaissent
suivant ce symbolisme condens. Les fusibles intacts relient les variables A, B, C
aux entres de la porte ET. Les fusibles enlevs donnent un "1" sur les autres
entres de sorte que la porte ET calcule : 1. A.B.1.C = A.B.C
Tlcom INT 120

A A
B B
Connexion par
micro-fusible
C C
figure V-2 : Dtails des connexions dans un circuit programmable
) les FPLSs (Field Programmable Logic Sequencer) possdent des rseaux

programmables de portes ET et OU comme les FPLAs ceci prs que les sorties
des portes OU commandent les entres de bascules RS ou JK.
Les FPLAs et les FPLSs ont t les prcurseurs des circuits programmables.
Initialement crs par le constructeur MMI (Monolithic Memories Incorporation) vers
les annes 1970, les PAL ont t les successeurs des FPLAs et FPLSs. Ils sont ce
jour les plus rpandus.
3/ Les PALs
Les PALs (Programmable Array Logic) possdent un rseau programmable de
portes ET et un rseau fixe de portes OU (figure V-3). Comme le montre en partie la
figure V-3, un rseau PAL se compose donc des "couches" logiques suivantes :
- un certain nombre de broches d' entre, quipe chacune d' un inverseur
permettant de disposer la fois du signal d'
entre et de son complment.
- un rseau "fixe" de portes OU recevant chacune les sorties d'
un certain nombre
de portes ET.
En plus vient s'

ajouter :
- ventuellement, un certain nombre de circuits de sortie intercals entre les
sorties des portes OU et les broches de sortie du PAL : il peut s' agir
d'inverseurs, de tampons 3 tats ou de bascules D. Dans ce dernier cas, le PAL
peut servir raliser non seulement des systmes combinatoires mais aussi
des systmes squentiels relativement complexes tels que des compteurs et/ou
des registres.
Tlcom INT 121

- gnralement, un certain nombre de circuits de "rtroaction" rinjectant les

niveaux de sortie dans la matrice programmable afin qu'
il puissent tre traits
comme des signaux d' entre.
figure V-3 : Architecture dun circuit PAL (Doc. Texas)
L'architecture interne des circuits PAL dcoule de la constatation selon laquelle toute
fonction logique combinatoire peut se ramener un "somme de produits" Rappelons
que le terme "somme" dsigne conventionnellement le OU logique et le terme "produit"
le ET logique. Les sorties des portes ET se nomment "termes de produits" et sont
regroupes (typiquement par 8) au niveau des portes OU attaquant les sorties du
PAL; c' est l que s'
effectue la "somme de produits" finale.
Un circuit PAL simple comporte couramment 8 portes OU 8 entres, soit 64 "termes

de produits" issu de 64 portes ET 32 entres chacune sans oublier les inverseurs
d'entre (8 10), les inverseurs des rtroactions et les 8 circuits de sortie (inverseurs,
tampons, bascules). Cela correspond couramment 2048 fusibles. On comprend donc
l'
intrt de la notation symbolique condense que nous avons vue.
Tlcom INT 122

La rfrence de chaque PAL, outre des informations d' intrt secondaire, contient une
"racine" capable de renseigner sur l'
organisation interne du composant. Le circuit PAL
16L8, par exemple, dispose d' une matrice 16 entres (soit 32 verticales avec les
complments) et de 8 sorties actives l'
tat bas (active Low). Mme capacit en ce qui
concerne le circuit PAL 16R8 ceci prs que les sorties sont quipes de bascules
(Registered).
Des configurations intermdiaires qui panachent les sorties munies de tampons et de

bascules sont disponibles : le circuit PAL 16R4, par exemple, ne possde que 4
bascules tandis que le circuit PAL 16R6 en offre 6 et donc seulement 2 tampons.
En lieu et place des lettres L (pour Low) ou R (pour Registered) qui apparaissent sur
la rfrence du PAL et qui indiquent la configuration des sorties peuvent aussi figurer
d'autres lettres identifiant d'
autres types de sorties comme un H pour spcifier des
sorties actives au niveau Haut, un X quant les sorties sont quipes de bascules dont
les entres se font sur des portes OU-EXclusives ou bien un P pour des sorties
polarit Programmable. Il existe aussi des PALs "V" comme variable ou "G" comme
gnrique qui peuvent tre programmes pour "muler" plusieurs rfrences
courantes. Pour ce faire, une "macrocellule" elle-mme programmable remplace le
circuit de sortie habituel.
Les PALs les plus populaires sont :

) Le circuit PAL 16L8 : la figure V-4 reproduit en intgralit son schma interne
(sans distinction de marque) en respectant les convention de notation dj
dfinies. Toutefois, pour des raisons de commodit, les croix correspondant aux
fusibles intacts n'ont pas t portes car la fonction logique ralise tant dfinie
par les fusibles que l'on laisse intacts, il est plus pratique d'ajouter des croix que
d'en effacer !
Ce PAL possde 10 broches d' entre (1 9 plus 11), la n11 servant souvent
d'entre de validation des tampons de sortie bien que ce ne soit nullement une
obligation.
A ces 10 entres corresponds donc, en ajoutant leurs complments, 20 verticales
de la matrice programmable sur les 32 disponibles (0, 1, 2, 3, 4, 5, 8, 9, 12, 13, 16,
17, 20, 21, 24, 25, 28, 29, 30, 31). Les 12 restantes reoivent en "rtroaction" les
signaux de 6 des 8 sorties et leurs complments.
Les 8 sorties (broches 12 19) tant quipes de tampons "3 tats", il est possible
de les placer individuellement en tat "haute impdance" soit de faon
permanente, soit en fonction de certains tats d' entre. A ce moment, 6 d' entre
elles (broches 13 18) peuvent tre utilises comme entres supplmentaires, ce
qui porte 16 le nombre maximum d' entres pouvant tre exploites la fois
(avec 2 sorties seulement bien sr).
Chacune des 8 portes OU pilotant les sorties possde 7 entres et peut donc
combiner 7 termes de produit issus de 56 portes ET 32 entres. Les 8 termes de
produit restant sur les 64 disponibles (les termes 0, 8, 16, 24, 32, 40, 48, 56) sont
affects la commande spare des 8 tampons de sortie "3 tats" qui bnficie
ainsi du maximum de souplesse possible.
Tlcom INT 123

figure V-4 : Schma interne d'

un circuit PAL 16L8 (Doc. Cypress)
Tlcom INT 124

) Remarque : A ce niveau de notre dcouverte des PALs, il est temps de

noter deux rgles fondamentales :
- toute combinaison d' un signal et de son complment dans
un terme produit met ce dernier dans un tat bas
permanent (cas qui se produit notamment si tous les fusibles
dune ligne sont intacts, en particulier lorsque le PAL nest
pas programme).
- si tous les fusibles d'
une ligne sont dtruits, le terme de
produit correspondant reste en permanence dans l' tat
haut.
Pour positionner un tampon de sortie en permanence dans le

mode "haute impdance", il suffit donc de laisser intacts tous les
fusibles de la ligne pilotant son entre de validation. En revanche,
pour transformer ce tampon en simple inverseur de faon
permanente, il faut absolument dtruire tous les fusibles de cette
mme ligne de validation.
) Le circuit PAL 16R8 : la figure V-5 reproduit son schma interne avec les mmes
conventions que prcdemment.
On remarque la prsence de 8 entres seulement et de 8 sorties quipes chacune
d'une bascule D suivie d' un tampon 3 tats. Contrairement au PAL 16L8, les 8
tampons sont commands par une ligne de validation commune rejoignant la
broche n11, tandis que les sorties ne sont pas envoyes en rtroaction : on ne
pourra dons pas les utiliser en tant qu'entres supplmentaires. En revanche, les
tats des sorties des 8 bascules sont, eux, renvoys en rtroaction avec leurs
complments portant bien 32 le nombre des verticales de la matrice
programmable.
Sachant qu' il est possible de transformer une bascule D (Q n+1 = D n ) en bascule
T (Q n+1 = Q n = D n ) ou en bascule JK (Q n+1 = J n .Q n + K n .Q n = D n ) en la
faisant simplement prcder d' un circuit combinatoire appropri, la configuration
du PAL 16R8 permet de raliser toutes sortes de compteurs ou registres
dcalage ncessitant jusqu' 8 bascules ! Les entres d' horloge des 8 bascules
tant relies ensemble sur une ligne rejoignant la broche n1, on devra donc
essentiellement se limiter des systmes squentiels de nature synchrone.
) Les PAL 16R4 et 16R6 : la figure V-6 reproduit le schma interne d' un circuit
PAL 16R4 et la figure V-7 celui d'
un PAL 16R6.
Drives la fois du PAL 16L8 et du PAL 16R8, ils permettent de rsoudre des
problmes plus varis mais leur principe de base reste identique.
Tlcom INT 125


un circuit PAL 16R8 (Doc. Cypress)
Tlcom INT 126


Tlcom INT 127


Tlcom INT 128

4/ Les PALs universelles et les GALs

Au chapitre prcdent, nous avons prsent quatre types diffrents de PAL en
nous limitant aux plus courants. Bien videment, il en existe encore bien d' autres. Et
c'est le problmes ! En fait, ne pas possder de seconde matrice programmable entre
les portes ET et les portes OU est un avantage pour le PAL compare au FPLA en
matire de coup d' utilisation. Moins complique programmer, elle ncessite un
matriel moins sophistiqu et donc moins onreux (CQFD). En revanche, ne pas
possder cette seconde matrice programmable est un inconvnient du point de vue de
la souplesse d'utilisation d'autant plus que les portes OU ne possdent dj plus qu'un
nombre prdfini de termes produit disponibles en entre (7 8 en gnral). En
consquence de quoi n' importe quel PAL ne permet pas de rsoudre n' importe quel
problme de logique. En ralit, il faut choisir un circuit PAL prcis pour chaque
application.
Pour ne pas contraindre l' utilisateur stocker de multiples rfrences de PAL,

plusieurs fabricants ont eu l'
ide de dvelopper des PALs "universels" qui grce des
"fusibles" supplmentaires peuvent tre programms de faon simuler diffrents
PALs standards.
La socit ALTERA propose, pour sa part, des EPLD universels effaables aux
ultraviolets dont l'EP330 capable de simuler 18 rfrences courantes de PALs. Des
utilitaires gratuits sont disponibles pour convertir les programmes crits pour les
PALs standards (mais videmment pas l' inverse !).
La socit AMD dispose, de son cot, du PALCE16V8 effaable lectriquement.
D'
autres marques disposent de PALs universelles standardises : les GALs
L'inconvnient majeur de tous ces composants par rapport aux PALs standards est
qu'il est trs difficile sinon impossible d'
avoir connaissance des donnes ncessaire la
ralisation d' un programmateur "maison"; il faut donc utiliser un programmateur
"agr" par la marque (infiniment plus coteux) ou bien encore faire programmer ses
pices l'extrieur.
Ceci explique le succs des PALs standards malgr leur manque de souplesse
Enfin dernire remarque, en tant qu'utilisateur il faut garder toujours l'

esprit le fait
que les circuits logiques intgrs de type PAL sont de trs gros consommateurs
(consommation 90mA par PAL).
Tlcom INT 129

VI - DES CIRCUITS LOGIQUES AUX SYSTEMES A

MICROPROCESSEUR
1/ Qu'
est-ce qu'
un systme microprocesseur ?
Pour simplifier l'
extrme, on peut dire qu'
un microprocesseur est un circuit qui
sait excuter toutes les fonctions logiques courantes : fonction OU, fonction ET,
fonction OU-EXCLUSIF, etc. Le choix de la succession des fonctions excuter est
dfini par un programme.
Les microprocesseurs ralisent leur oprations sur plusieurs lments binaires en

mme temps. Selon le nombre d' lments que le microprocesseur est capable de traiter
en parallle, on parle de microprocesseurs 8 bits, 16 bits, 32 bits ou mme 64 bits.
L'unit qui ralise les oprations s' appelle l'Unit Arithmtique et Logique.
L'abrviation anglaise donne le terme ALU (voir figure VI-1).
RegistresAccumulateur
ALU
figure VI-1 : lALU et ses registres
Les lments que doit traiter le microprocesseur sont puiss dans des registres. Ces
registres sont des bascules de type "latch" regroupes par nombre de 8, 16, 3 ou 64
selon le microprocesseur. Le rsultat de chaque opration est aussi plac dans un
registre.
Le plus souvent le rsultat est plac dans un registre spcial. Ce registre est souvent
utilis comme source et destination pour les donnes qui seront traites par l' ALU. Ce
registre, en raison de son rle intensif, est appel accumulateur. Toutes les donnes du
programme transitent par ce registre, du moins temporairement.
Pour circuler entre les diffrents registres du microprocesseur, les donnes transitent
sur ce qu'on appelle un "bus". Le bus des donnes est commun tous les registres du
microprocesseur. Il est donc ncessaire de grer les transferts qui ont lieux sur ce bus.
Il est important de respecter des temps prcis pour que les donnes s' acheminent sans
encombre. Une logique de contrle est intgre dans le microprocesseur. Elle se charge
d'arbitrer ces oprations de faon transparente par le monde extrieur.
La logique interne qui permet de donner vie au microprocesseur s' appelle le

squenceur. Comme son nom l'indique, cette logique se charge d'
arbitrer tous les
Tlcom INT 130

vnements internes du microprocesseur. C' est cette unit qui active, entre autres
choses, les signaux d' criture des diffrents registres. Le squenceur est rythm par
une horloge. C'est de la frquence de cette horloge que dpendra la vitesse d'excution
du microprocesseur.
L'ensemble des oprations que doit effectuer l'

ALU est fourni par le programme au fur
et mesure de son excution. Comme ce programme est stock dans une mmoire, le
microprocesseur doit donc demander ses instructions au monde extrieur.
Tous les microprocesseurs contiennent un registre particulier : le pointeur de

programme (en anglais : Program Counter, d' o le nom du registre : PC). Le contenu
de ce registre est plac rgulirement sur le bus des adresses, grce au squenceur.
L'adresse demande est lue sur le bus par les circuits priphriques du
microprocesseur. Chaque adresse correspond une case mmoire qui se doit d' tre
unique.
Le circuit qui contient la case mmoire demande en place le contenu sur le bus des
donnes. Toujours grce au squenceur, la valeur prsente sur le bus des donnes (le
code de l'instruction) est ensuite achemine vers un lment dont nous n' avons pas
encore parl : le dcodeur d'
instructions.
Le dcodeur d'instructions indiquera l'ALU quelle opration est demande et quels

registres sont concerns. Les instructions que reconnat le dcodeur ne sont pas
seulement des oprations arithmtiques. Par exemple, un programme peut prciser un
branchement vers une autre partie du programme ou encore l' appel un sous-
programme. Ces instructions ne font pas directement travailler l' ALU mais elles
indiquent au dcodeur d'instructions de modifier le contenu du registre PC.
Pour que le programme puisse progresser d' instructions en instructions, il faut bien
videmment mettre jour le registre PC. On parle d' incrmentation du registre PC.
Certaines instructions complexes peuvent occuper plusieurs cases mmoires. Le
dcodeur d'instructions doit donc indiquer au squenceur la valeur qui sera ajoute au
registre PC. Sans entrer plus en avant dans le dtail des mcanismes qui font
fonctionner un microprocesseur, sachez que la mise jour du registre PC s' effectue
avant l'excution de l' instruction demande. Cette faon de faire est ncessaire
puisque certaine instructions peuvent modifier le contenu du registre PC (par exemple
appel un sous-programme).
Les instructions que le microprocesseur excute concernent des donnes qui viennent
du monde extrieur. De plus, le rsultat des oprations est inutile si on ne peut pas
transmettre aussi vers le monde extrieur. Il est donc ncessaire de disposer
d'informations concernant la provenance et la destination des donnes qui sont
concernes par une instruction.
Ces informations sont associes chaque instruction au moyen d' un format dfini
d'avance par le constructeur du microprocesseur. Par exemple, de nombreuses
instructions sont dfinies pour utiliser la ou les donnes qui suivent le code de
l'
instruction.
Tlcom INT 131

Les cases mmoires sont donc une succession de codes d' instructions et de donnes
associes aux instructions. Les donnes en questions peuvent tre des adresses de
cases mmoires o le microprocesseur rangera le rsultat des oprations demandes.
Toutes ces possibilits sont figes, une fois pour toutes, par le jeu d'
instructions que
reconnat le microprocesseur.
Pour crire un programme en langage machine (ou en assembleur), il faut donc

connatre en dtail le travail qu'
effectue chacune des instructions. Malgr la grande
diversit de microprocesseurs qui existent sur le march, on retrouve souvent les
mmes mthodes pour indiquer les cases de dpart et de destination des donnes
traites par un programme. On parle, pour ces mthodes, de modes d' adressage.
Le microprocesseur doit changer les donnes avec des dispositifs extrieurs par
l'
intermdiaire des bus. Il faut donc que le squenceur puisse informer ces dispositifs
du sens du transfert. Le squenceur doit aussi indiquer quel moment les signaux sur
les bus sont valides car comme nous l' avons vu aux chapitres prcdents rien n' est
instantan. C'est pourquoi on trouve toujours des signaux de commande associs aux
bus de donnes et au bus d' adresses. En plus du signal d' horloge et du signal de reset,
on trouve au moins des signaux d' criture et/ou de lecture. Toujours parmi les signaux
de commande associs un microprocesseur on trouve aussi des signaux
d'interruption. Par ce moyen, on fait savoir au microprocesseur qu' un dispositif
extrieur demande une action immdiate. Les interruptions permettent de partager le
temps d' excution du microprocesseur entre diffrentes tches de priorits diffrentes.
Tous ces lments apparaissent sur la figure VI-2 qui donne un synoptique simplifi
d'
un microprocesseur.
Bus de Donnes
Horloge Dcodeur
d'Instructions
Bus de
Squenceur Compteur Registre
Commande de de
Programme Donnes
ALU
Reset
Accumulateur
Bus d'Adresses
figure VI-2 : Synoptique simplifi d'

un microprocesseur
Comme nous l' avons laiss entendre, un microprocesseur besoin pour travailler
correctement d' un certain nombre de circuits logiques annexes commenc par un
circuit mmoire qui contient le programme de l'utilisateur c'
est--dire l'
ensemble des
instructions excuter. Pour un petit systme microprocesseur, ce programme est
Tlcom INT 132

gnralement stock dans ce qu' on appelle une mmoire morte tandis que les donnes
et rsultats des oprations sont souvent stocks dans ce qu' on appelle une mmoire
vive. Mais les botiers de mmoire ne sont gnralement pas les seuls composants
prsents dans un systme microprocesseur. On retrouve aussi d' autres botiers de
circuits logiques dits d' entres/sorties qui ont pour vocation de permettre la
transmission et/ou la rception de donnes entre le systme microprocesseur et
d'autres dispositifs extrieurs. Ces dispositifs extrieurs peuvent, par exemple, tre un
clavier, un cran, un lecteur de disquette, de disque dur, une imprimante, etc., voire
un autre systme microprocesseur.
Quoi qu' il en soit, ces circuits logiques ddis la communication sont vues par le
microprocesseur comme des cases mmoires plus ou moins nombreuses selon la nature
du dispositif. C'est au programme (donc l' utilisateur) de savoir de quelle faon et
dans quel ordre il faut envoyer des donnes dans ces cases mmoires.
En rsum donc du point de vue du microprocesseur tout n' est que de la mmoire
ajoute. Recevoir une donne (qui peut tre une instruction) revient lire dans une
case mmoire. Transmettre une donne revient crire dans une case mmoire.
Cependant, comme nous venons de le voir physiquement cela se traduit par la
prsence effective de botiers mmoires mortes ou vives mais aussi par la prsence de
botiers rservs la communication entre le microprocesseur et des dispositifs
extrieurs.
En consquence de quoi, il n' existe pas un seul et unique botier mmoire mais
plusieurs. C'
est pourquoi il apparat toujours dans un systme microprocesseur un
certain nombre d' autres botiers logiques destins raliser la fonction logique de
dcodage qui assure la slection de tel ou tel botier "mmoire" suivant la valeur
prsente sur le bus d'
adresses.
En dfinitive, un systme microprocesseur a donc l'

allure de la figure VI-3.
Logique Signaux de Slection

de
Dcodage
Bus d'Adresses
Horloge
Mmoire Mmoire Circuits

Morte Vive d'Entre / Sortie
Microprocesseur
Reset
Bus de Donnes
Bus de Commande
figure VI-3 : Schma d'

un systme microprocesseur
Tlcom INT 133

2/ Les mmoires
Comme nous venons de le voir, dans un systme microprocesseur, les mmoires
permettent le stockage et la conservation des donnes. Une mmoire peut tre
considre comme une collection de cases; chaque case est caractrise par une
adresse et contient une information. La taille de la mmoire dtermine le nombre
d'adresses possibles (figure VI-4). Chaque mmoire est constitue de mots eux mme
constitus de bits. Un mots de 8 bits est appel octet. La figure VI-4, montre une
mmoire dont la capacit est de 2048 mots (211 = 2048) dont la taille est de 8 bits.
Une mmoire de 4 Koctets indique une capacit de 4 x 1024 mots de 8 bits
(1 K = 1024).
Sans entrer trop dans les dtails, on peut dire qu' ce jour la mmoire idale aussi
facile crire qu' lire et qui conserve son contenu en cas de coupure de tension
d'alimentation n' existe pas. Il y a des mmoires dites mortes ou permanentes qui sont
faciles lire, difficiles crire mais qui gardent leur contenu en cas de coupure de
tension. Il y a des mmoires dites vives qui sont faciles lire et crire mais qui
perdent leur contenu en cas de coupure de tension.
Taille du mot = 8 bits
7 6 5 4 3 2 1 0
Mot 0
Mot 1
Mot 2
Capacit
2048 mots
Mot 2046
Mot 2047
figure VI-4 : Organisation d'

une mmoire de 8 bits
2.1/ Les mmoires mortes

Les mmoires mortes sont :
) des PROMs (Programmable Read Only Memory) : o l' information est
reprsente par un fusible que l' on conserve intact o que l' on dtruit
par un programmateur avec des tensions leves. Cette opration prend
quelques minutes et est irrversible. Un fusible claqu ne peut pas tre
restaur. Si il y a besoin de changer le contenu de l' information, les
botiers mmoires ne sont pas rutilisables et il faut en programmer de
nouveaux.
D' un point de vue logique, une PROM peut tre assimile un rseau
fixe de portes ET (une par adresse disponible, munie d' autant d'entres
qu' il y a de lignes d'adresses) attaquant un rseau programmable de
portes OU (un par ligne de donnes disponibles munie d' autant d'entre
qu' il y a d'
adresses).
Tlcom INT 134

La figure VI-5 reprsente une PROM fictive quipe de seulement

quatre lignes d'
adresses et de quatre lignes de donnes
) des ROMs (Read Only Memory) : o l' information est donne par la
prsence ou l' absence d' une mtallisation que le fabricant du botier
tablit en usine avec un masque de diffusion selon les spcifications du
client. L'inscription des informations est faite une fois pour toute donc si
il faut changer le contenu de l'information, il faut changer le botier.
figure VI-5 : Architecture dune PROM (Doc. Texas)
) des EPROMs (Erasable Programmable Read Only Memory) : o chaque

bit d'information est reprsent par une charge lectrique emprisonne
dans une cellule isole. La technique consiste utiliser des transistors
MOS particuliers possdant une double grille dont une est isole. Ce
sont les transistors FAMOS (Floating Avalanche injection MOS).
Injecte lors d' un cycle de programmation avec des tensions leves,
cette charge demeure en permanence, mme en l' absence d'alimentation.
Le contenu du botier s' efface par exposition une lampe mettant des
rayons ultraviolets qui traversent une fentre quartz situe sur le
dessus du botier (laissant visible la partie active) et qui dispersent les
lectrons stocks lors de la phase de programmation. Le botier est alors
rutilisable, contrairement aux PROMs et ROMs.
Tout comme les PROMs, ces mmoires ont une structure matricielle
avec des lignes et des colonnes.
Les EPROMs utilisent la technologie CMOS, peu rapide mais
permettant des densits d' intgration importantes.
Tlcom INT 135

) des EEPROMs (Electrically Erasable Programmable Read Only

Memory) : exploitant le mme procd de stockage de l' information que
les EPROM mais effaables puis rinscriptibles lectriquement. Le
botier est dons rutilisable. Les tensions d' criture et d'effacement sont
soit des tensions leves comme pour les PROM soit la tension
normalise de 5 Volts des circuits intgrs. Dans ce dernier cas, il n' ya
plus besoin de programmateur, le botier est inscrit et modifi sur la
carte mme. La dure de l' criture se chiffre en millisecondes et la dure
de la lecture en quelques centaines de nanosecondes. Cette mmoire se
caractrise par un nombre limit d' criture. La lecture avec quelques
modifications occasionnelles reprsente le mode d' emploi courant de ce
type de mmoires.
2.2/ Les mmoires vives

Les mmoires vives ou volatiles dont le contenu disparat quand on supprime la
tension d' alimentation portent le nom de RAM pour Random Access Memory. Ce nom
ne traduit pas la proprit de volatilit mais le fait que les adresses prennent des
valeurs successives quelconques. Elles ont un fonctionnement symtrique : la lecture
et l'
criture s'effectuent aux mmes vitesses.
Il en existe deux grandes catgories : les statiques et les dynamiques.
) les RAMs statiques : sont constitues de bascules qui matrialises la
cellule de mmorisation. Cette bascule conserve son tat tant que l' on
n'agit pas sur elle.
L'organisation des mmoires vives statiques ressemble celle des
mmoires permanentes : les cellules de mmorisation sont disposes
dans une matrice deux dimensions avec une adresse globale divise en
deux pour choisir une ligne et une colonne correspondant l'information
dsire. Elle sont gnralement organise en mots de 1, 4 ou 8 bits.
Les temps d' accs des mmoires statiques sont trs faibles : quelques
dizaines de nanosecondes. Les mmoires statiques sont plus simples
d'emploi que les mmoires dynamiques mais sont quatre fois moins
denses technologie gale.
) les RAMs dynamiques : sont constitues de condensateurs qui
matrialises la cellule de mmorisation. Ce condensateur stocke une
charge lectrique qui disparat progressivement cause des rsistances
de fuite; il faut donc rcrire toutes les quelques millisecondes avant
qu'elle ne soit trop faible. Une mmoire dynamique est de ce fait
cycliquement rafrachie.
Une densit d' intgration plus leve que celle des mmoires statiques
compense ce handicap d' exploitation.
Les temps d' accs des mmoires dynamiques sont de l' ordre de la
centaines de nanosecondes. Le rafrachissement s' effectue ligne par
ligne avec une priode de quelques millisecondes.
Les mmoires dynamiques sont les plus utilises dans les ordinateurs.
Tlcom INT 136

3/ Les microcontrleurs
Un microcontrleur est tout simplement un circuit logique intgr rassemblant
dans un seul et mme botier un microprocesseur, de la mmoire et des circuits
d'entres-sorties. L'
architecture matrielle de ce composant et son jeu d'
instruction
sont en gnrale optimiss pour des applications orientes vers le domaine des
automatismes logiques.
Les microcontrleurs munis d' une mmoire ROM interne "masque" conviennent des
fabrications en grandes sries (lectromnager, automobile, etc.).
Le microcontrleur idal pour la ralisation de prototypes et de petites sries est

videmment le modle EPROM incorpor ; il peut tre programm, essay, effac et
reprogramm volont aussi facilement qu' une simple EPROM dont il emprunte le
botier cramique fentre de quartz.
Le microcontrleur EPROM est le composant logique programmable par excellence : la

simple criture d'
un logiciel appropri permet de transformer un composant standard
en un composant spcifique capable de prendre en charge des fonctions qui peuvent
tre extrmement complexes.
Contrairement aux simples EPROMs, les microcontrleurs peuvent gnralement tre

protgs contre la lecture abusive du contenu de leur mmoire : le logiciel qu'
ils
renferment peut donc tre mis l'
abris des regards indiscrets !
Compte tenu du grand intrt de ce type de composant, de nombreux fabricants de

semi-conducteurs proposent des microcontrleurs EPROM. Tout utilisateur potentiel
devra donc avant toute chose trouver le composant qui lui semble le plus adapt ces
besoins sachant qu' il existe plusieurs types de familles (constructeurs) de
microcontrleurs sur le march et que de ce fait il doit donc s'
attendre devoir choisir
parmi une grande varit de brochages, de possibilits, d' algorithmes et surtout de
langages de programmation. Ce qui somme toute peut paratre un peu droutant de
prime abord.
Un microcontrleur se programme normalement en langage machine ou en

assembleur, langage trs proche du matriel et donc fort diffrent d'une famille une
autre. Grce des compilateurs spcialiss fonctionnant sur des micro-ordinateurs
certains microcontrleur peuvent aussi se programmer dans des langages plus
"volus" tel le Pascal ou le C. Aussi, bien qu' il soit prfrable de chercher le
microcontrleur le mieux adapt chaque cas particulier, beaucoup de dveloppeurs
prfrent se limiter un ou deux composants qu'ils connaissent bien et pour lesquels
ils possdent un bon support technique (documentation, logiciel, programmateur,...).
Il s'
agit souvent de microcontrleurs choisis parmi les plus rpandus et donc faciles
se procurer des prix raisonnables.
Tlcom INT 137

Parmi ceux-ci :
) les membres de la famille 8051 (AMD, Intel, Philipps, Siemens, Temic, etc.).
Les versions EPROM se nomment 8751 (4K octets) et 8752 (8K octets). Leur
structure interne ainsi que leur brochage sont indiqus sur la figure VI-6. On
constate que 32 broches sur 40 sont affectes 4 ports d'entres/sorties (P0,
P1, P2, P3) de 8 lignes chacun ce qui ne laisse que 8 broches pour
l'alimentation (Vcc, Vss), le quartz de l'
horloge (XTAL1, XTAL2) et quelques
(
lignes de signaux annexes PSEN, ALE / PROG, EA / VPP, RST . )
) le 68HC11 de chez Motorola.
Il est quip d'une EEPROM (512 octets) c' est--dire d'
une EPROM effaable
lectriquement. Il est disponible en botier plastique 48 ou 52 broches qui
offre assez de place pour 5 ports d'
entres/sorties dont 3 8 lignes chacun (PA,
PB, PC), 1 6 lignes (PD) et 1 4 ou 8 lignes (PE) suivant qu' il s'
agit de la
version 48 broches ou 52 broches. Un convertisseur Analogique / Numrique
est par ailleurs intgr dans ce microcontrleur et accessible par le port E qui
perd alors sa fonction de port d'
entres/sorties numriques (cf. figure VI-7).
) les ST6xx de chez Thomson.

Parmi ceux-ci, le ST62E20 et le ST62E25 (cf. figure VI-8) sont des
microcontrleurs EPROM (4 K octets).
Le ST62E20 est prsent en botier 20 broches qui permet d' avoir de la place
pour 1 port d'entres/sorties 8 lignes (PB) et un autre 4 lignes (PA).
Le ST62E25 est quant lui disponible un botier 28 broches qui offre ici 2
ports d'entres/sorties 8 lignes chacun (PA, PB) et 1 4 lignes (PC).
Il faut noter que le ST62E20 tout comme le ST62E25 intgrent dans leur
botier un convertisseur Analogique / Numrique dont l' entre est accessible
via certaines broches des ports disponibles. Utilises comme telles, ces broches
ne peuvent plus alors tre considres comme des broches d' entres/sorties
numriques disponibles.
) les PIC 16F8x et 16F62x de chez Microchip.

Plus rcents, ces circuits avec avec leur technologie flash reprsentent ce jour
une trs bonne alternative tous ceux qui souhaitent se lancer dans la
dcouverte des microcontrleurs.
Le PIC 16F84 et le PIC 16F628 sont, par exemple, des microcontrleurs
Flash/EEPROM prsents dans un botier de 18 broches seulement (plus petit
qu'un PAL).
Le PIC 16F84 possde 1 K octets de mmoire Flash/EEPROM, 1 port
d'entres/sorties 8 lignes et un autre 5 lignes (cf. figure VI-9).
Le PIC 16F628, plus rcent encore que le PIC 16F84, possde quant lui,
2 K octets de mmoire Flash/EEPROM et 2 ports d' entres/sorties de 8 lignes
chacun (cf. figure VI-10).
Tlcom INT 138

figure VI-6 : Structure interne et brochage du 87C51 (Doc. Intel)
Tlcom INT 139

figure VI-7 : Structure interne et brochage du 68HC11 (Doc. Motorola)
Tlcom INT 140

figure VI-8 : Structure interne et brochages du ST62E20

et du ST62E25 (Doc. Thomson)
Tlcom INT 141

figure VI-9 : Structure interne et brochage du 16F84 (Doc. Microchip)
Tlcom INT 142

figure VI-10 : Structure interne et brochage du 16F628 (Doc. Microchip)
Nous ne rentrerons pas plus dans le dtail de la prsentation des architectures

internes des microcontrleurs ainsi que des caractristiques propres chacun.
Tlcom INT 143

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TELECOM

TABLE DES MATIERES

I ALGEBRE DE BOOLE ET FONCTIONS LOGIQUES.........................................1

2/ Algbre de Boole ....................................................................................................1

3/ Reprsentation des fonctions logiques.............................................................3

II - FONCTIONS ET PORTES LOGIQUES .............................................................. 11

2/ Les portes logiques............................................................................................. 12

3/ Paramtres lectriques caractristiques d'une porte logique ................. 14

3.3/ Courants d'entre et de sortie - Entrance et Sortance.................................17

4/ Paramtres temporels caractristiques d'une porte logique ................... 18

5/ Les familles logiques.......................................................................................... 18

III- FONCTIONS ET CIRCUITS LOGIQUES COMBINATOIRES ....................... 39

2/ Fonctions combinatoires arithmtiques ....................................................... 39

3/ Les autres fonctions combinatoires logiques............................................... 57

IV FONCTIONS ET CIRCUITS LOGIQUES SEQUENTIELS ........................... 71

2/ Fonctions squentielles simples - les bascules ............................................ 72

2.7/ Principe des bascules Matres-Esclaves .......................................................79

3/ Les compteurs ..................................................................................................... 87

4/ Les registres dcalage .................................................................................. 109

V - LES CIRCUITS LOGIQUES PROGRAMMABLES ......................................... 119

1/ Introduction ...................................................................................................... 119

2/ Les architectures de base ............................................................................... 119

3/ Les PALs ............................................................................................................. 121

4/ Les PALs universelles et les GALs ................................................................ 129

VI - DES CIRCUITS LOGIQUES AUX SYSTEMES A MICROPROCESSEUR 130

1/ Qu'est-ce qu'un systme microprocesseur ? ............................................ 130

2/ Les mmoires ..................................................................................................... 134

3/ Les microcontrleurs ...................................................................................... 137

Tlcom INT III

I ALGEBRE DE BOOLE ET FONCTIONS LOGIQUES

2.1/ Fonctions logiques lmentaires

b) La somme logique : de deux variables boolennes.

c) le produit logique : de deux variables boolennes.

C' opration ET que nous noterons par le signe :

Ces deux oprations logiques peuvent tre associes des reprsentations

diagramme de Venn pour A+B=1 diagramme de Venn pour A.B=1

figure I.1 : Diagrammes de Venn

2.2/ Proprits des oprations logiques lmentaires

Les oprations d'

Certains thormes importants peuvent en tre dduits :

2.3/ Autres fonctions lmentaires de deux variables

a) La fonction NOR : c'

b) La fonction NAND : c'

c) la fonction OU-Exclusif :c'

La fonction OU-Exclusif traduit en fait l'ingalit de deux variables A et B. La

3/ Reprsentation des fonctions logiques

3.2/ Tableaux de Karnaugh

a) 2 variables : (22 = 4 cases)

La fonction OU-Exclusif se reprsente sur ce tableau :

b) 3 variables : (23 = 8 cases)

Il faut utiliser par exemple un tableau de 4 colonnes et 2 lignes.

a pour table de vrit :

et pour tableau de Karnaugh :

c) 4 variables : (24 = 16 cases)

Par exemple, la fonction : S = A B C + A B C D a pour tableau de Karnaugh :

d) 5 variables : (25 = 32 cases)

figure I.2 : Tableau de Karnaugh 5 variables dans l'

figure I.3 : Tableau de Karnaugh 5 variables dans le plan

3.3/ Formes canoniques

) A B C + A B C + A B C est une somme canonique de 3 variables.

) A + B C + A B C nest pas un somme canonique de 3 variables.

On dfinit galement un produit canonique qui est le produit de somme

) (A + B + C) (A + B + C) (A + B + C) est un produit canonique de 3 variables.

3.4/ Simplification des fonctions logiques