Laboratorio N 02: SIMPLIFICACION E

IMPLEMENTACION DE FUNCIONES Y
CONVERSION DE CODIGOS
Jos Palomino Juregui, Eddy Yosimar Quevedo Meza, Jim Irvin Cormn Hijar
Facultad de Ingeniera Elctrica y Electrnica, Universidad Nacional de Ingeniera
Lima, Per
jpaulo_p2007@hotmail.com
eddy_uni_fiee@hotmail.com
jcorman@uni.pe

INTRODUCCIN

El siguiente Informe Previo muestra bsicamente aplicar el algebra de boole , los cuales buscan la
simplificacion e implementacion de funciones y conversion de codigos que es un elemento lgico que
traduce una palabra de "n" bits a otra de "m" bits las cuales se refieren al mismo valor decimal en general
la utilizacin de las funciones y codigo nos servir como base para el desarrollo del curso.
0 o 1.las variables booleanas se emplean con frecuencia para
representar el nivel de voltaje presente en un alambre o en los
I. OBJETIVO terminales de entrada y salida de un circuito.
El laboratorio de acuerdo a sus experimentos tiene como finalidad:
Implantar funciones booleanas utilizando diversas puertas C. SIMPLIFICACIN DE FUNCIONES Y
logicas COMPUERTAS LGICAS
Comprobar la validez de los metodos: algebraico y grafico, para El lgebra booleana, puede definirse con un conjunto de
la simplificacion de funciones logicas. elementos, un conjunto de operadores y un nmero de axiomas no
Implementar circuitos combinacionales utilizando las probados o postulados. A continuacin se presentan los
compuertas indicadas en cada caso principales teoremas y postulados del lgebra booleana

II. TEORA D. SIMPLIFICACION DE CIRCUITOS LGICOS:

Una vez que se obtiene la expresin booleana para un circuito
lgico, podemos reducirla a una forma ms simple que contenga
menos trminos, la nueva expresin puede utilizarse para
A. Circuitos integrados
implantar un circuito que sea equivalente al original pero que
contenga menos compuertas y conexiones.
Un circuito integrado (CI), tambin conocido
como chip o microchip, es una estructura de pequeas
SIMPLIFICACIN ALGEBRAICA.
dimensiones de material semiconductor, de algunos milmetros
cuadrados de rea, sobre la que se fabrican circuitos
El lgebra booleana (Algebra de los circuitos lgicos tiene
electrnicos que est protegida dentro de un encapsulado de muchas leyes o teoremas muy tiles tales como :
plstico o cermica.
Ley de Morgan:
A + B = AB
B. Algebra de boole
AB = A + B
El lgebra de Boole difiere de manera importante del algebra Ley Distributiva:
ordinaria en que las constantes y variables booleanas solo
pueden tomar 2 valores posibles 0 o 1 . una variable booleana A+(BC) = (A+B)(A+C)
es una cantidad que puede en diferentes ocasiones, ser igual a A(B+C) = AB+AC
 = (B + A) (B + B), 3. [A + (BC) = (A + B)(A + C)]
Adems de las leyes formales para las funciones AND y OR: = (B + A) 1, 8. [A + A = 1]
= B + A, 6. [A * 1 = A]
A0 = 0 ; A+0 = A Concluimos entonces que una sola puerta OR de dos entradas
realiza la misma funcin (De hecho la tabla 1 corresponde a la
A1=A; A+1=1 funcin OR )

AA=A;A+A=A

AA = 0 ; A+A = 1
III. EQUIPOS Y MATERIALES
la Ley de la Involucin:
Los materiales a utilizar en el laboratorio son:
1 Fuente de alimentacin regulada variable +5VDC
A(negada) = A
2 Protoboard.
1 Alicate de punta y 1 alicate de corte.
Considerar la expresin booleana AB + AB + AB = Y, un
Cable telefnico para conexiones.
diagrama lgico de sta expresin aparece en la Figura 1.
Resistencias de 330 y W.
Observar que deben utilizarse seis puertas para implementar este
circuito lgico, que realiza la lgica detallada en la tabla de verdad Diodos LED.
(Tabla1) Multmetro
Familia de CI:

Cdigo Familia Descripcin

74LS00 TTL NAND de dos entradas
74LS02 TTL NOR de dos entradas
74LS04 TTL NOT, INVERSOR
74LS08 TTL AND de dos entradas
74LS32 TTL OR de dos entradas

Figura 1: Circuito lgico no simplificado 74LS86 TTL OR-EXCLUSIVO

74LS11 TTL AND de tres entradas
7423 TTL NOR de 4 entradas
D. 7425 TTL NOR de 4 entradas.
ENTRADAS SALIDA
7450 TTL AND-OR-INVERSOR
E.
B A Y 7451 TTL AND-OR-INVERSOR
74LS125 TTL BUS BUFFER TRI STATE
F.
0 0 0 74LS126 TTL BUS BUFFER TRI STATE

G.
0 1 1

H.
1 0 1

I.
1 1 1

Tabla 1: Tabla de verdad de la funcin OR

Figura 2: Circuito lgico simplificado

Aplicando el lgebra booleana :

AB + AB + AB = Y

RAZONES
= AB + (AB + AB) , Propiedad asociativa
= AB + B(A+A) , 4. [A(B + C) = AB + AC]
= AB + B1 , 8. [A + A = 1]
= AB + B , 6. [B1 = B]
= B + AB , Propiedad conmutativa
 1 0 1 0
IV. DESARROLLO DE LA EXPERIENCIA 1 0 1 1
1. Implementar en el laboratorio el circuito lgico 1 1 0 0
mostrado y haciendo uso de una tabla de 1 1 0 1
combinaciones hallar el valor de f(w,x,y,z) .Verificar
1 1 1 0
los valores tericos con los obtenidos en el
laboratorio. considere la entrada W la ms 1 1 1 1
significativa
2. Dado las siguientes funciones:
F1= (0,1,2,3,8,10,12,14)
F2= (0,3,4,7,8,11,12,15)
F3= (1,2,3,5,6,7,9,13,14,15)
F4= (1,2,4,7,8,11,13,14)

a) Simplificar F1 por el mtodo Quine

# de minterm Dec
Implicantes
1s de tamao
Implicantes de
tamao cuatro
dos
0 m0 m(0,1)
1 m1 m(0,2)
m2 m(0,8)
m8
Los valores de x,y,z,w son representados por los valores 2 m3 m(1,3)
lgicos tomados de B,C,D,A respectivamente m10 m(2,3)

m12 m(2,10) m(0,1,2,3)
m(0,2,8,10)
m(8,10) m(0,1,2,3)
a
m(8,12)

3 m14

m(10,14)

m(12,14)

TABLA DE IMPLICANTES PRIMARIOS

0 1 2 3 8 10 12 14

RESULTADOS EXPERIMENTALES: m(0,1,2,3) X X X X

w x y z f m(0,2,8,10) X X X X
0 0 0 0
m(0,1,2,3) X X X X
0 0 0 1
0 0 1 0

0 0 1 1
0 1 0 0 F1= 8-10-12-14 (2,4) + 0-1-2-3 (1,2)
0 1 0 1 F1= +
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
 TABLA DE IMPLICANTES PRIMARIOS

0 4 8 10 11 12
10-11 (1) X X
8-10 (2) X X
0-4-8-12(4,8) X X X X

F3=10-11 (1) + 0-4-8-12 (4,8)

+
F3=

b) Simplificar F2por el mtodo de Q-M

# minterm Bin Implicantes de

Implicantes de
de tamao cuatro
1s
tamao dos d) Simplificar F4 por el mtodo de karnaugh
1 m1 0001 0-01 m(1,5)
-001 m(1,9)
0-10 m(2,6) --01 m(1,5,9,13) * AB-CD 00 01 11 10
m2 0010 -010 m(2,10) --10 m(2,6,10,14)* 00 1 1
01 1 1
2 m5 0101 11 1 1
10 1 1
m6 0110

F4= +

+
+
+
m9 1001 -101 m(5,13) + +
+
-110m (6,14)
m10 1010 1-01m(9,13 )
1-10m(10,14 )
3 m13 1101
e) Implementar la funcin simplificada F1 usando solo NAND
m14 1110

TABLA DE IMPLICANTES PRIMARIOS

1 2 5 6 9 10 13 14

1-5-9-13 (4,8) X X X X

2-6-10-14 (4,8) X X X X

F2= 1-5-9-13 (4,8) + 2-6-10-14 (4,8)

F 2= + = ( + )( +
)

c) Simplificar F3 por el mtodo del tabulado o numrico

# de 1s minterm Dec Implicantes de Implicantes de tamao f) Implementar la funcin simplificada F2 usando solo NOR
tamao dos uno
0 m0 0 0-4(4) 0-4-8-12(4,8)
0-8(8) 0-8-4-12(8.4)
1 m4 4 8-10 (2)* Tabla reducida
m8 8 4-12 (8) 0-4-8-12(4,8)*
2 m10 10 8-12 (4)
m12 12
3 m11 11 10-11(1)*
 0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
g) Implementar la funcin simplificada F3 usando solo AOI 1 1 1 1
F3=
+ )(
)( +
=( + )
+
TABLA DE VERDAD DE F2

+
F3=( + )
A B C D F2
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
h) Implementar la funcin simplificada F4 usando solo XOR
1 1 0 1
1 1 1 0
F4= +
+ + + +
+ + 1 1 1 1

TABLA DE VERDAD DE F3
F4= ( +
) + AB( +
) + ( + )
A B C D F3
+ ( + )
0 0 0 0
F4=(+AB)(C XOR D)+( + )
( )
0 0 0 1
F4= A XOR B XOR C XOR D
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
i) Comprobar experimentalmente el funcionamiento en el 1 1 1 1
laboratorio
TABLA DE VERDAD DE F4
TABLA DE VERDAD F1 A B C D F4
0 0 0 0
A B C D F1
0 0 0 1
0 0 0 0
0 0 1 0
0 0 1 1 7-23(16) 6-7-22-23(1,16)
0 1 0 0 14-30(16) 6-22-14-30(16,8)
0 1 0 1 19-23(4) 12-14-28-30(2,16)
0 1 1 0 21-23(2) 12-28-14-30(16,2)
0 1 1 1 22-23(1) 17-19-21-23(2,4)
1 0 0 0 22-30(8) 17-21-19-23(4,2)
1 0 0 1 28-30(2) 20-21-22-23(1,2)
1 0 1 0 20-22-21-23(2,1)
1 0 1 1 20-22-28-30(2,8)
1 1 0 0 20-28-22-30(8,2)
1 1 0 1
1 1 1 0
Tabla reducida(implicantes tamao cuatro)
1 1 1 1
0-1-4-5(1,4) (d)
1-3-5-7(2,4)
1-3-17-19(2,16)
1-5-17-21(4,16)
4-5-6-7(1,2)
4-5-20-21(1,16)
4-6-12-14(2,8)
4-6-20-22(2,16)
4-12-20-28(8,16)
3. Simplificar e implementar en el laboratorio, la
funcin incompletamente especificada, simplificada 3-7-19-23(4,16)
por el mtodo del tabulado o numrico a 4 literales 5-7-21-23(2,16)
determinar adems los IPE,IPES,IPNE y trminos , 6-7-22-23(1,16)
si lo hay. 6-22-14-30(16,8)
12-14-28-30(2,16)
17-19-21-23(2,4)
F(A,B,C,D)= (1,4,5,7,12,14,17,20,21,22,23,28) + 20-21-22-23(1,2)
(0,3,6,19,30) 20-22-28-30(2,8)

# de minterm Dec Implicantes de Implicantes de tamao Implicantes de tamao ocho Tabla reducida
1s tamao dos cuatro
1-5-17-21-3-7-19-23(4,16,2) 1-5-17-21-3-7-19-23(4,16,2) (a)
0 m0 0 0-1(1) 0-1-4-5(1,4)
1-3-17-19-5-7-21-23(2,16,4)
1 m1 1 0-4(4) 0-4-1-5(4,5)
4-5-6-7-20-21-22-23(1,2,16) 4-5-6-7-20-21-22-23(1,2,16) (b)
m4 4 1-3(2) 1-3-5-7(2,4) 4-5-20-2-6-7-22-23(1,16,2)
2 m3 3 1-5(4) 1-3-17-19(2,16) 4-6-12-14-20-22-28-30(2,8,16) 4-6-12-14-20-22-28-30(2,8,16)
m5 5 1-17(16) 1-5-3-7(4,2) 4-6-20-22-5-7-21-23(2,16,1) (c)
m6 6 4-5(1) 1-5-17-21(4,16) 4-6-20-22-12-14-28-30(2,16,8)
m12 12 4-6(2) 1-17-3-19(16,2) 4-12-20-28-6-22-14-30(16,8,2)
m17 17 4-12(8) 1-17-5-21(16,4) 1-3-5-7-14-17-19-21-23(2,4,16)
m20 20 4-20(16) 4-5-6-7(1,2)
3 m7 7 3-7(4) 4-5-20-21(1,16)
m14 14 3-19(16) 4-6-5-7(2,1)
4-6-12-14(2,8) 1 4 5 7 12 14 17 20 21 22 23 28
m19 19 5-7(2)
4-6-20-22(2,16) a X X X X X X
m21 21 5-21(16)
6-7(1) 4-12-6-14(8,2) b X X X X X X X
m22 22
6-14(8) 4-12-20-28(8,16) c X X X X X X
m28 28
6-22(16) 4-20-5-21(16,1) d X X
4 m23
12-14(2) 4-20-6-22(16,2)
23 4-20-12-28(16,8)
m30 12-28(16)
17-19(2)
Trminos IPE: a=1-5-17-21-3-7-19-23(4,16,2)=
30
17-21(4)
c=4-6-12-14-20-22-28-30(2,8,16)=
3-7-19-23(4,16)
20-21(1) Trminos IPES: No hay
3-19-7-23(16,4)
20-22(2) TrminosIPNE: b=4-5-6-7-20-21-22-23(1,2,16)=
5-7-21-23(2,16)
20-28(8)
d=0-1-4-5(1,4)=
5-21-7-23(16,2)
Trminos opcionales:No hay

Por lo tanto:
 +
f(A,B,C,D,E)= de numero de 4
bits
0 1 Detector de
paridad impar de
numero 4 bits
1 0 Conversor de
cdigo GRAY a
BINARIO de 4bit
1 1 Conversor de
cdigo BINARIO
a GRAY de 4 bits

El circuito debe tener 4 entradas y 4 salidas , las cuales

deben visualizarse en LEDs.utilice compuertas tri-state para
manejar datos de 4 bits

RESULTADOS EXPERIMENTALES Se diseara el circuito pedido por partes:

A B C D E f Complemento a 2
0 0 0 0 0
0 0 0 0 1 Se realiza su tabla de verdad
0 0 0 1 0
0 0 0 1 1 A B C D W X Y Z
0 0 1 0 0 0 0 0 0 0 0 0 0
0 0 1 0 1 0 0 0 1 1 1 1 1
0 0 1 1 0 0 0 1 0 1 1 1 0
0 0 1 1 1 0 0 1 1 1 1 0 1
0 1 0 0 0 0 1 0 0 1 1 0 0
0 1 0 0 1 0 1 0 1 1 0 1 1
0 1 0 1 0 0 1 1 0 1 0 1 0
0 1 0 1 1 0 1 1 1 1 0 0 1
0 1 1 0 0 1 0 0 0 1 0 0 0
0 1 1 0 1 1 0 0 1 0 1 1 1
0 1 1 1 0 1 0 1 0 0 1 1 0
0 1 1 1 1 1 0 1 1 0 1 0 1
1 0 0 0 0 1 1 0 0 0 1 0 0
1 0 0 0 1 1 1 0 1 0 0 1 1
1 0 0 1 0 1 1 1 0 0 0 1 0
1 0 0 1 1 1 1 1 1 0 0 0 1
1 0 1 0 0
1 0 1 0 1 Desarrollando el Mapa de Karnaugh
1 0 1 1 0
1 0 1 1 1 Para W:
1 1 0 0 0
1 1 0 0 1
1 1 0 1 0
1 1 0 1 1
1 1 1 0 0
1 1 1 0 1
1 1 1 1 0
1 1 1 1 1

W= + + +

4. Disee e implemente en el laboratorio los siguientes
circuitos , que sern controlados segn la tabla:
Para X:
S1 S0 FUNCION DE
SALIDA
0 0 Complemento a 2
 Z= +
+
+ + +
+

+
Z=A XOR B XOR C XOR D

Conversin de cdigo Gray a binario de 4 bits

A B C D W X Y Z
X=
+ + = ( ) + 0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1
Para Y: 0 0 1 1 0 0 1 0
0 0 1 0 0 0 1 1
0 1 1 0 0 1 0 0
0 1 1 1 0 1 0 1
0 1 0 1 0 1 1 0
0 1 0 0 0 1 1 1
1 1 0 0 1 0 0 0
1 1 0 1 1 0 0 1
1 1 1 1 1 0 1 0
1 1 1 0 1 0 1 1
Y= +
=
1 0 1 0 1 1 0 0
1 0 1 1 1 1 0 1
1 0 0 1 1 1 1 0
Para Z: 1 0 0 0 1 1 1 1
De la tabla de verdad se puede notar por inspeccin que Z=D
Para W:

W=A
Detector de paridad
Para X:
A B C D W X Y Z
0 0 0 0 0 0 0 0 Desarrollando su tabla de Karnaugh
0 0 0 1 0 0 0 1
0 0 1 0 0 0 0 1
0 0 1 1 0 0 0 0
0 1 0 0 0 0 0 1
0 1 0 1 0 0 0 0
0 1 1 0 0 0 0 0
0 1 1 1 0 0 0 1
1 0 0 0 0 0 0 1
1 0 0 1 0 0 0 0
1 0 1 0 0 0 0 0
1 0 1 1 0 0 0 1
1 1 0 0 0 0 0 0
1 1 0 1 0 0 0 1 X= + =A XOR B
1 1 1 0 0 0 0 1
1 1 1 1 0 0 0 0 Para Y:

W=X=Y=0

Para Z:

Y= + + +
Y= A XOR B XOR C

Para Z:
 Y= + =

Para Z:

Z= A XOR B XOR C XOR D

Z= +
=
Conversin de cdigo binario a Gray de 4 bits
Con lo obtenido se procede a armar el circuito deseado
A B C D W X Y Z
0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1
0 0 1 0 0 0 1 1
0 0 1 1 0 0 1 0
0 1 0 0 0 1 1 0
0 1 0 1 0 1 1 1
0 1 1 0 0 1 0 1
0 1 1 1 0 1 0 0
1 0 0 0 1 1 0 0
1 0 0 1 1 0 0 1
1 0 1 0 1 1 0 1
1 0 1 1 1 1 1 0
1 1 0 0 1 0 1 0
1 1 0 1 1 0 1 1
1 1 1 0 1 0 0 1
1 1 1 1 1 0 0 0

Para W:

W=A

Para X:

X= A XOR B La parte que involucra al circuito selector se disea de la

siguiente forma
Para Y:
S1 S0 C3 C2 C1 C0
0 0 0 1 1 1
0 1 1 0 1 1
1 0 1 1 0 1
1 1 1 1 1 0

Esto har que cuando S0 y S1 tomen un determinado valor

,solo una de las cuatro salidas activar 4 Buffer tri-state que a
su vez harn pasar 4 bits de salida correspondientes a uno de 0 0 1 0
los 4 circuitos solicictados 0 0 1 1
0 1 0 0
Para C3: 0 1 0 1
0 1 1 0
Por simple inspeccin 0 1 1 1
1 0 0 0
C3= S0 + S1 1 0 0 1
1 0 1 0
Para C2: 1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1

2 =
0 + 1 Detector de paridad impar
A B C D W X Y Z
0 0 0 0
0 0 0 1
0 0 1 0
Para C1:
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
+ 0
2 = 1 1 0 1 1
1 1 0 0
Para C0: 1 1 0 1
1 1 1 0
Por simple inspeccin 1 1 1 1

C0=(0)(1) Conversor de cdigo Gray a binario
A B C D W X Y Z
El circuito seleccionador quedara de la siguiente forma 0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
RESULTADOS EXPERIMENTALES
Conversor de cdigo binario a Gray
Complemento a 2 A B C D W X Y Z
A B C D W X Y Z 0 0 0 0
0 0 0 0 0 0 0 1
0 0 0 1 0 0 1 0
0 0 1 1
0 1 0 0 Para W:
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0

1 0 0 1
1 0 1 0
1 0 1 1 = +
+ +
1 1 0 0
Para X:
1 1 0 1
1 1 1 0
1 1 1 1

5. Disear e implementar en el laboratorio, un circuito

detector de cdigo, que nos permita visualizar
diodos LED ,el equivalente binario del cdigo que se
intenta detectar , que se muestra en la tabla. La
=
+ +
+
= +
+
entrada es un numero binario de 4 bits (generado en
forma manual o a travs de un circuito contador) , la
Para Y:
salida debe ser el cdigo detectado y deben tener un
visualizador (LEDs de distintos colores) .por otro CD\AB 00 01 11 10
lado , si ocurre una entrada invalida del cdigo
00 1 0 0 1
detectado, los LED de salida deben apagarse
01 1 0 0 1
FUNCION DE 11 0 1 0 0
S1 S0 10 1 0 0 1
SALIDA
Exceso 3
0 0
Gray(Led Verde)
Aiken(Led Para Z:
0 1
Amarillo)
1 0 84-2-1(Led Rojo) CD\AB 00 01 11 10
BCD(Led 00 0 0 0 0
1 1 01 0 0 0 0
Anaranjado)
11 1 1 0 1
Se desarrollar los circuitos por partes 10 1 1 0 1

Conversin de cdigo binario a Exceso 3 Gray 4 bits

Conversin de cdigo binario a Aiken 4 bits
A B C D W X Y Z
0 0 0 0 0 0 1 0
0 0 0 1 0 1 1 0 A B C D W X Y Z
0 0 1 0 0 1 1 1 0 0 0 0 0 0 0 0
0 0 1 1 0 1 0 1 0 0 0 1 0 0 0 1
0 1 0 0 0 1 0 0 0 0 1 0 0 0 1 0
0 1 0 1 1 1 0 0 0 0 1 1 0 0 1 1
0 1 1 0 1 1 0 1 0 1 0 0 0 1 0 0
0 1 1 1 1 1 1 1 0 1 0 1 0 1 0 1
1 0 0 0 1 1 1 0 0 1 1 0 0 1 1 0
1 0 0 1 1 0 1 0 0 1 1 1 0 1 1 1
1 0 1 0 1 0 1 1 1 0 0 0 1 0 0 0
1 0 1 1 1 0 0 1 1 0 0 1 1 0 0 1
1 1 0 0 1 0 0 0 1 0 1 0 0 0 0 0
1 1 0 1 0 0 0 0 1 0 1 1 0 0 0 0
1 1 1 0 0 0 0 0 1 1 0 0 0 0 0 0
1 1 1 1 0 0 0 0 1 1 0 1 0 0 0 0
1 1 1 0 0 0 0 0
Desarrollando el Mapa de Karnaugh 1 1 1 1 0 0 0 0
Para W: 1 1 1 1 0 0 0 0

CD\AB 00 01 11 10 Para W:
00 0 0 0 1
01 0 0 0 1 CD\AB 00 01 11 10
11 0 0 0 0 00 0 0 1 1
10 0 0 0 0 01 0 1 0 1
11 0 1 0 1
10 0 1 0 1

Para X:

CD\AB 00 01 11 10 Para X:
00 0 1 0 0
01 0 1 0 0 CD\AB 00 01 11 10
11 0 1 0 0 00 0 1 1 0
10 0 1 0 0 01 1 0 0 1
11 1 0 0 1
10 1 0 0 1

Para Y:

CD\AB 00 01 11 10 Para Y:
00 0 0 0 0
01 0 0 0 0 CD\AB 00 01 11 10
11 1 1 0 0 00 0 0 0 0
10 1 1 0 0 01 1 1 0 1
11 0 0 0 0
10 1 1 0 1

Para Z:
Para Z:
CD\AB 00 01 11 10
00 0 0 0 0 CD\AB 00 01 11 10
01 1 1 0 1 00 0 0 0 0
11 1 1 0 0 01 1 1 0 1
10 0 0 0 0 11 1 1 0 1
10 0 0 0 0

Conversin de cdigo binario a 84-2-1 4 bits Conversin de cdigo binario a BCD 4 bits

A B C D W X Y Z A B C D W X Y Z
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 1 0 1 1 1 0 0 0 1 0 0 0 1
0 0 1 0 0 1 1 0 0 0 1 0 0 0 1 0
0 0 1 1 0 1 0 1 0 0 1 1 0 0 1 1
0 1 0 0 0 1 0 0 0 1 0 0 0 1 0 0
0 1 0 1 1 0 1 1 0 1 0 1 0 1 0 1
0 1 1 0 1 0 1 0 0 1 1 0 0 1 1 0
0 1 1 1 1 0 0 1 0 1 1 1 0 1 1 1
1 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0
1 0 0 1 1 1 1 1 1 0 0 1 1 0 0 1
1 0 1 0 1 1 1 0 1 0 1 0 0 0 0 0
1 0 1 1 1 1 0 1 1 0 1 1 0 0 0 0
1 1 0 0 1 1 0 0 1 1 0 0 0 0 0 0
1 1 0 1 0 0 0 0 1 1 0 1 0 0 0 0
1 1 1 0 0 0 0 0 1 1 1 0 0 0 0 0
1 1 1 1 0 0 0 0 0 1 1
1 0 1
Para W:

CD\AB 00 01 11 10
00 0 0 0 1 Para Y:
01 0 0 0 1
11 0 0 0 0 B\A 0 1
10 0 0 0 0 0 1 0
1 1 1

Para X:

CD\AB 00 01 11 10 Para Z:
00 0 1 0 0
01 0 1 0 0 B\A 0 1
11 0 1 0 0 0 1 1
10 0 1 0 0 1 1 0

Para Y:

CD\AB 00 01 11 10
00 0 0 0 0
01 0 0 0 0
11 1 1 0 0
10 1 1 0 0

Para Z:

CD\AB 00 01 11 10
00 0 0 0 0
01 1 1 0 1
11 1 1 0 0
10 0 0 0 0

Selector de funciones de salida

A B W X Y Z
0 0 0 1 1 1
0 1 1 0 1 1
1 0 1 1 0 1
1 1 1 1 1 0

Para W:
6. Disear e implementar en el laboratorio un
B\A 0 1 conversor de codigo, que convierta el codigo
0 0 1 EXCESO 3 GRAY al codigo AIKEN , empiece en el
1 1 1 diseo compuertas X-OR de 2 entradas y otras
compuertas . Visualizar las salidas en LEDs:

Conversor Exceso 3 gray a Aiken

Para X: Terico:
A B C D W X Y Z
B\A 0 1 0 0 0 0 x x x x
0 0 0 1 x x x x
0 0 1 1 x x x x Z=( ) +
0 0 1 0 0 0 0 0 PARA W:
0 1 1 0 0 0 0 1
0 1 1 1 0 0 1 0 AB 00 01 11 10
CD
0 1 0 1 0 0 1 1 00 X 1 X
0 1 0 0 0 1 0 0
1 1 0 0 1 0 1 1 01 X 1 X
1 1 0 1 1 1 0 0 11 X 1 X
1 1 1 1 1 1 0 1
1 1 1 0 1 1 1 0 10 1 1
1 0 1 0 1 1 1 1
1 0 1 1 x x x x W= ( ) + + +

1 0 0 1 x x x x
1 0 0 0 x x x x

Experimental:
A B C D W X Y Z
0 0 0 0
0 0 0 1
0 0 1 1
0 0 1 0
0 1 1 0
0 1 1 1
0 1 0 1
0 1 0 0
1 1 0 0
1 1 0 1
1 1 1 1
1 1 1 0
1 0 1 0
1 0 1 1
1 0 0 1
1 0 0 0

PARA X:
X=A

PARA Y:

AB 00 01 11 10
CD
00 X 1 X
01 X 1 X
11 X 1 X
10 1 1

( ) + +
Y=
PARA Z:

AB 00 01 11 10
CD
V. BIBLIOGRAFA
00 X 1 X
[1] John F. Wakerly, Diseo digital, 3era edicin.
01 X 1 X [2] R. M. Marston, Modern TTL Circuits Manual, 1st edition
[3] Fuente del navegador
11 X 1 X
http://www.ie.itcr.ac.cr/rsoto/TTL%20Data%20Book%20y%20ma
10 1 1 s/MANUAL_TTL_esp.pdf
[4] Fuente del navegador
 http://www.ti.com/
[5] Fuente del navegador
http://electronicsclub.info/74series.htm
[6] Fuente del navegador
http://materias.fi.uba.ar/6609/docs/Apunte_Familias1_1.pdf
Fuente del navegador
[7] http://pdf1.alldatasheet.com/datasheet-
pdf/view/8068/NSC/74LS32.html
[8] http://www.ladelec.com/teoria/electronica-digital/169-
simplificacion-de-circuitos-logicos
[9] https://es.wikipedia.org/wiki/Conversor_de_c%C3%B3digo