-- Pegue esto después de architecture Behavioral ...

component NOMBRE_CIRCUITO
port(
NOMBRE_ENTRADA1 : in std_logic;
NOMBRE_ENTRADA2 : in std_logic_vector(3 downto 0);
NOMBRE_SALIDA1: out std_logic;
NOMBRE_SALIDA2 : out std_logic
);
end component;

-- Señales de las entradas

signal NOMBRE_ENTRADA1 : std_logic := '0';
signal NOMBRE_ENTRADA2 : std_logic_vector := (others => '0');

-- Señales de salidas
signal NOMBRE_SALIDA : std_logic;
signal NOMBRE_SALIDA2 : std_logic_vector;

------------------------------------------------------------------------------------------------
-- Pegue esto después del begin

UO: NOMBRE_CIRCUITO
Port map (
NOMBRE_ENTRADA1 => NOMBRE_ENTRADA1,
NOMBRE_ENTRADA2 => NOMBRE_ENTRADA1,
NOMBRE_SALIDA1 => NOMBRE_SALIDA1,
NOMBRE_SALIDA1 => NOMBRE_SALIDA2
);

process
begin
--- Estímulos de la simulación

wait for 100 ns;

NOMBRE_ENTRADA1 <= '1';

NOMBRE_ENTRADA2 <= "1010";
wait for 100 ns;

NOMBRE_ENTRADA1 <= '0';

NOMBRE_ENTRADA2 <= "1011";
wait for 100 ns;

NOMBRE_ENTRADA1 <= '1';

NOMBRE_ENTRADA2 <= "1111";

wait;
end process;