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-- Pegue esto después de architecture Behavioral ...

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component NOMBRE_CIRCUITO
port(

NOMBRE_ENTRADA1 : in std_logic;
NOMBRE_ENTRADA2 : in std_logic_vector(3 downto 0);
NOMBRE_SALIDA1: out std_logic;
NOMBRE_SALIDA2 : out std_logic
);
end component;

-- Señales de las entradas

signal NOMBRE_ENTRADA1 : std_logic := '0';
signal NOMBRE_ENTRADA2 : std_logic_vector(3 downto 0) := (others => '0');

-- Señales de salidas
signal NOMBRE_SALIDA : std_logic;
signal NOMBRE_SALIDA2 : std_logic_vector(3 downto 0);

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-- Pegue esto después del begin
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UO: NOMBRE_CIRCUITO
Port map (
NOMBRE_ENTRADA1 => NOMBRE_ENTRADA1,
NOMBRE_ENTRADA2 => NOMBRE_ENTRADA1,
NOMBRE_SALIDA1 => NOMBRE_SALIDA1,
NOMBRE_SALIDA1 => NOMBRE_SALIDA2
);

process
begin
--- Estímulos de la simulación

wait for 100 ns;

NOMBRE_ENTRADA1 <= '1';

NOMBRE_ENTRADA2 <= "1010";
wait for 100 ns;

NOMBRE_ENTRADA1 <= '0';

NOMBRE_ENTRADA2 <= "1011";
wait for 100 ns;

NOMBRE_ENTRADA1 <= '1';

NOMBRE_ENTRADA2 <= "1111";

wait;
end process;
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity SIMULACION1 is
-- Port ( );
end SIMULACION1;

architecture Behavioral of SIMULACION1 is

component ejercicio1
port(

A: in std_logic;
B: in std_logic;
C: in std_logic;
D: in std_logic;
F: out std_logic
);
end component;

-- Señales de las entradas

signal A: std_logic := '0';
signal B: std_logic := '0';
signal C: std_logic := '0';
signal D: std_logic := '0';

-- Señales de salidas
signal F: std_logic;

begin
UO: ejercicio1 Port map (
A=> A,
B=> B,
C=> C,
D=> D,
F=> F
);

process begin
--- Estímulos de la simulación

wait for 100 ns;

A <= '1';
B <= '0';
C <= '1';
D <= '0';

wait for 100 ns;

A <= '1';
B <= '0';
C <= '1';
D <= '1';
wait for 100 ns;
A <= '1';
B <= '1';
C <= '1';
D <= '0';
wait for 100 ns;
A <= '1';
B <= '1';
C <= '1';
D <= '1';
wait for 100 ns;
wait;
end process;

end Behavioral;