Architecture des Systèmes à microprocesseurs

3 Les périphériques et Interfaces

3-1 LES PERIPHERIQUES

Les périphériques constituent l’ensemble des éléments accessibles directement à l’utilisateur : soit
pour qu’il entre des informations soit pour qu’il reçoive les résultats des traitements :
Í La vidéo :
Å tube cathodique
Å Ecrans plats : LED, écrans électro-luminescents, panneaux à plasma, cristaux liquides ..
Í Mémoire de masse :
Å Disques : durs, souples
Å CD-ROM / RW
Å DVD / RAM RW
Í Clavier, souris …
Utilisateur Machine

Périphériques Interfaces µ-P

3-2 LES INTERFACES

Les circuits d’interfaces périphériques, ou interfaces, sont les circuits qui permettent la communication
entre les périphériques et le microprocesseur. Les périphériques les plus courants font appel à des
interfaces séries ou parallèles.

3-2-1 INTERFACES PARALLELES

La plupart des constructeurs de microprocesseurs proposent des circuits d’interfaces parallèles : PIA
MC6820 Motorola, PPI 8255 Intel ..
L’interface parallèle permet des vitesses de liaisons plus rapides que celles permises par les liaisons
séries. Elle trouve sont utilisation dans beaucoup d’appareils : CAN, CNA, imprimantes rapides,
instrumentation ( IEEE-488), claviers ..

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Clavier
Bus de
Données

circuit µ-P
Interface
Afficheurs Parallèle Bus de
programmable d’adresses

(PIA6820)

Bus de
commandes

Exemple d'interface parallèle

3-2-2 INTERFACES SERIES

Plusieurs types de circuits d’interfaces séries sont disponibles ( synchrones ou asynchrones) et

permettent aux systèmes à microprocesseurs de communiquer entre eux ou avec des périphériques
nécessitants une liaison série (modem, souris ..). La majorité des périphériques fonctionnant en mode
série possèdent une liaison RS232.

1 Shield Ground (SHG)

2 Transmit Data (TxD) Bus de
3 Receive Data (RxD) Données
4 Request to send(RTS)
5 Clear to send (CTS) ACIA µ-P
6 Data set Ready(DSR) 6850
7 Signal Ground(SIG) Bus de
8 Carrier Detect(CD) d’adresses
20 Data Terminal Ready(DTR)
22 Ring Indicator(RI)

CS Bus de
RS-232
commandes
décodeur

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4 Interruption

4-1 DEFINITION
Une interruption de programme peut être issue de deux types d’évènements :
Í Evènements asynchrones produits par un environnement externe au CPU ( Interruption matériel )
pouvant se produire à n’importe quel moment.
Í Evènement synchrone : exécution de certaines instructions. ( interruptions logiciel ).

4-2 OBJECTIF
Le but est d’interrompre le processeur et lui faire exécuter une procédure ( routine ) de gestion de la
source qui a demandé les services du processeur.

4-3 COMMENT
Une ligne spéciale doit exister pour interrompre le processeur.
Les interruptions ne sont pas toujours acceptée par le processeur : on parle d’interruptions
masquables. Une bascule dans le processeur ( masque ) décide si l’interruption doit être prise en
compte ( servie ) ou pas.
Si la demande d’interruption est acceptée par le processeur, le masque d’interruption est positionné
pour éviter que des appels imbriqués de la même routine se répètent. Les interruptions non
masquables sont toujours servies.
Pour exécuter la routine d’interruption le processeur a besoin de ressources ( registres, mémoires ..)
Avant de commencer l’exécution de la routine d’interruption, le processeur termine d’abord l’exécution
de l’instruction en cours en suite il sauvegarde l’état des registres ( leur contenu ) dans la pile.
La routine d’interruption doit se terminer par une instruction permettant le restitution du contexte.
programme

Recherche de l’adresse
de la routine
Interruption Sauvegarde du
contexte

Procédure (routine)
restitution du d’interruption
contexte
PC de retour

RTI ( IRET)
Contexte

PILE

4-4 CAS DE SOURCES MULTIPLES

Une solution simple consiste à mettre plusieurs lignes d’entrées IRQ sur le processeur. Chaque ligne
appelle une routine. Dans la pratique le nombre d’entrées est limité. Pour gérer plusieurs sources
d’interruption on fait appel à des méthodes soit de scrutation ou utilisant des contrôleurs.

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4-5 SCRUTATION (POLLING )
Dans le cas ou une seul ligne IRQ peut être activée par plusieurs périphériques, il faut effectuer un
OU ( généralement câblé ) entre les différentes demandes.

programme

Interruption IRQ

Appel
polling

RTI RTS

Active High ( logique positive )

Cette technique oblige naturellement à lire l’état des périphériques pour déterminer la source
d’interruption : polling ( scrutation )
Dans le cas d’interruptions simultanées, la source la plus prioritaire est traitée en premier suivie des
autres dans l’ordre décroissant des priorités.

4-6 INTERRUPTIONS VECTORISEES

4-6-1 VECTORISATION PAR LE CPU

C’est le CPU qui fournit une adresse d’interruption. Celui-ci génère automatiquement une adresse
associée à une entrée d’interruption. A cette adresse est située la routine d’interruption.

IRQ
Bus d’adresses routine

PC adresse Adresse routine

vecteur

Bus de données
µP mémoire

le périphérique génère une interruption, le CPU recherche le vecteur associé à l’interruption, le

contenu du vecteur est placé dans le PC via le bus de données. Le contenu du PC est placé dans le
bus d’adresse.

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4-6-2 VECTORISATION PAR L’INTERFACE

C’est l’interface qui fournit l’adresse de la routine d’interruption.

Périphérique

Adresse routine
IACK IRQ
Bus de données

procédure
Adresse routine
Bus d’adresses
PC

µP mémoire

La source génère l'interruption en envoyant un signal sur IRQ, le CPU envoie un signal d'acquittement
( accusé de réception) pour signaler que la source est reconnue ( IACK). A la réception de IACK la
source décharge l'adresse de la routine dans le bus de données. Cette adresse est placée dans le
compteur programme après une éventuelle manipulation puis transférée sur le bus d'adresses.

4-7 CHAINE ET PRIORITE D’INTERRUPTION

CPU
P1 P2

IRQ IACK I1 I2

Le mécanisme "Daisy Chain " permet de déterminer automatiquement l'adresse de routine

d'interruption associée au périphérique qui produit l'interruption. Un périphérique transmet à son
voisin l'accusé de réception s'il n'a pas généré l'interruption. Le périphérique sélectionné par le Daisy
Chain décharge sur le bus de données son vecteur d'interruption.

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4-8 CONTROLEUR D’INTERRUPTION

CPU
P1 P2

IRQ IACK I1 I2

PIC
Int0
Int1
.
. PIC
Int7 Int0
Int1
.
.
Int7

Le PIC ( Priority Interrupt Controller ) permet :

Í l’arbitrage des interruptions

Í Réglage des stratégies d'arbitrage ( Fixe , tournante )
Í Fenêtrage des interruptions autorisées par masque
Í Daisy Chain
Í Gestion d'une RAM des vecteurs d'interruptions

Ex: 8259 INTEL 6828 MOTOROLA

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