SYSTEMES NUMERIQUES

TP N°1: Conversion série-parallèle

Bertrand Baudinet
Adrien Perret
Groupe D

I. LE PRINCIPE DE FONCTIONNEMENT D’UN CONVERTISSEUR S/P

Q1.

Pour RST=0, l'output est à 0.

Le clock est à 1 Div/sec avec 10^-4 seconde par division : la fréquence de la clock est donc de 10
Khz.
Pour RST=5, l'output est à 1 Div/sec avec 5*10^-4 seconde par division : la fréquence est donc de
2KHz.
Le clock est à 1 Div/sec avec 10^-4 seconde par division. La fréquence est toujours de 10 Khz.

La fréquence du clock est de 10KHz (on remarque que cela correspond bien aux fréquences
relevées pour les divisions). Cette fréquence convient tout à fait car elle n'est pas trop faible mais
pas trop élevée non plus.

Le RST a pour rôle de remettre à 0 l'output lorsqu'il est actif, c'est à dire à l'état bas. On voit cela
grâce aux captures d'écran. Lorsque le VCC est à 0, le RST (qui est relié au VCC) est aussi à 0. On
observe donc un output qui est aussi à 0. Lorsque le VCC est à 5V, le RST n'est plus à 0, et donc il
n'est plus actif. On observe donc un signal output qui n'est plus à 0.
Q2.

Nous savons que le bit de poids faible est B0 et que les bits B4 à B7 sont toujours mis à 0.
De plus, on sait qu'un 1 suivi de un 0 commence la séquence et qu'un 8 la termine. En effet, la
LATCH est activée lorsqu'il y a un 1 sur le 4ème bit, ce qui correspond à 1000 en binaire soit 8 en
décimal. Nous obtenons la séquence de 8 bits suivante :

B7 B6 B5 B4 B3 B2 B1 B0
0 0 0 0 0 0 0 1
0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 1
0 0 0 0 0 0 1 0
0 0 0 0 0 0 1 1
0 0 0 0 0 1 0 0
0 0 0 0 0 1 0 1
0 0 0 0 0 1 1 0
0 0 0 0 0 1 1 1
0 0 0 0 1 0 0 0

==> Il s'agit donc d'un compteur modulo 8.

On cherche à réaliser un compteur modulo 8, il faudra donc remettre le compteur à 0. D'après le

schéma, le signal !CLR étant toujours à 1, il ne peut pas être utilisé pour remettre le compteur à 0,
car c'est un signal asynchrone actif sur état bas. On va donc utiliser les propriétés du signal de
commande « Latch » pour remettre le compteur à 0. On obtiendra ainsi un signal synchrone capable
de remettre le compteur à 0. En effet, la LATCH est activée lorsqu'il y a un 1 sur le 4ème bit, ce qui
correspond à 1000 en binaire soit 8 en décimal. Mettre un 8 dans le code de la séquence remet donc
toutes les entrées à 0 (présence d'un inverseur).
Q3.

Afin de répondre à cette question, nous avons utilisé le schéma suivant :

On observe alors le chronogramme suivant :

On observe bien le commencement de la séquence, à travers le passage du 0 à 1 sur les sorties 3, 4,
8 et 9. De même, on observe bien des mots de 4 bits pour $F puis $0. Ensuite, on remet toutes les
entrées à 0 lorsque le signal LATCH est activé. La séquence recommence ensuite.

Pour générer en boucle les mots de 4 bits $F et $0, nous avons programmé le générateur de mot de
la façon suivante :

Bits de début:
00000000
00000001

Mot de 4 bits $0:

00000000
00000000
00000000
00000000

Mot de 4 bits $F:

00000001
00000001
00000001
00000001

Bit de fin :
Pour activer la bascule latch, il faut mettre la sortie 4 à 1, donc il faut mettre le mot binaire 1000,
soit 8 en décimal. On va donc mettre le code suivant :
00000008

Le circuit 74HC174 utilise un registre à décalage. Il se compose de bascules D intégrées. Il

s'agit d'une mémoire.

Le signal LATCH, qui correspond à la sortie 15, est verrouillé lorsqu'on envoie un 1 sur la
quatrième sortie. Il faut donc envoyer le mot 1000 en binaire, ce qui correspond à 8 en décimal. On
aura donc un passage à 0 (à cause de l'inverseur) du signal LATCH (sortie 15) lorsque le code lu est
8.

La sortie parallèle qui correspond à B0, le bit de poids faible, est la sortie numéro 1.
 II. GENERATION DES SIGNAUX DE COMMANDE

Q4.

QD QC QB QA
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1

!LOAD étant toujours à 1, on ne vas jamais recopier l'état d'entrée sur les sorties (pas de
chargement), car !LOAD est actif à l'état bas. ENP correspond à un compteur actif à l'état haut.
ENT est lui aussi un compteur actif à l'état haut, mais il peut également récupérer la retenue. Dans
notre cas, ENT et ENP sont mis à 1. RCO est mis à 1 lorsqu'il y a une retenue.

D'après la fiche du constructeur le compteur 4 bits 160 est un compteur modulo 10. Une fois
qu'il atteindra le 10ème état (c'est à dire 9), RCO sera mis à 1, puis au prochain front d'horloge, les
sorties et RCO seront remis à 0 et le cycle pourra recommencer.

La rétroaction CLR=QA.QD permet de remettre à zéro de manière asynchrone les

sorties sur l'état bas. Ceci est uniquement réalisable si QA et QD valent tous les deux 1, c'est à dire
seulement lorsque les sorties valent 1001 (9 en décimal). Cela permet donc bien de faire un
compteur modulo 10 comme spécifié dans la fiche constructeur.

Q5.

Voici la table de vérité d'une bascule JK.

J K Q
0 0 Q
0 1 0
1 0 1
1 1 /Q

Lorsque J=1 et K=0, d'après la table de vérité précédente, la sortie Q est mise à 1 lors d'un
front actif.
Q6.

Pour réaliser cette question, nous avons utilisé le schéma suivant :

Nous avons utilisé le code suivant :

Nous avons décidé de rajouter avec le bit de START une dizaine de 0 pour faire un blanc au début
du signal. On verra sur les chronogrammes suivants qu'au début de la simulation, il y a une dizaine
de 0.
Nous observons le chronogramme suivant :

Voici la légende du chronogramme :

Les sorties du compteurs sont les signaux 16 pour QD et 11 pour QA.

Le signal 17 correspond au signal de réinitialisation.

Sur le signal 4, qui correspond à DATA, on observe bien la séquence que nous avons codé. D'abord
le 1 puis le 0 qui correspondent aux bits de START puis, le $F, puis le $0 et finalement le $5.

Sur le signal 3, on observe le RST, il s'agit d'un signal actif à l'état bas qui remet le signal Q555 à 0.

Sur le signal 7, on observe le Q555.

● Pour RST = 1, nous avons branché RST au VCC.

D'après nos observations, la bascule JK permet donc d’incrémenter le compteur de 1.

Afin de mémoriser le résultat d’une conversion S/P, nous pensons qu'il faut prélever le signal
LATCH au niveau du dernier bit d'un mot. Effectivement, les données passées en entrée par un
unique signal seront ensuite prélevées, grâce au LATCH, sur quatre signaux différents.
On peut aussi remarquer que l'activation du bit de STOP se fait juste après l'instant précédent la
mise à 1 des données.
Q7.

Nous avons relevé le chronogramme suivant :

On observe bien les bits de START et de STOP sur le chronogramme.

Le bit de START correspond au passage du 1 au 0 et on l'observe à chaque début de séquence. On

voit bien que le signal est cyclique : les bits de START, puis le $F, puis le $0, puis le $5.

Sur le signal 4, qui correspond à DATA, on observe bien la séquence que nous avons codé. D'abord
le 1 puis le 0 qui correspondent aux bits de START puis, le $F, puis le $0 et finalement le $5.

Sur le signal 3, on observe le RST, il s'agit d'un signal actif à l'état bas qui remet le signal Q555 à 0.

Sur le signal 7, on observe le Q555. Il correspond au signal

Sur le signal 5, on observe la sortie QE.

Sur le signal 9, on observe la sortie QF.
Sur le signal 10, on observe QG.
Sur le signal 8, on observe QH.

Ces sorties correspondent aux sorties du 74HC164N_4V.