ECOLE POLYTECHNIQUE UNIVERSITAIRE DE MONTPELLIER

Reprsentation et Synthse des Systmes Logiques Exercices

ECOLE POLYTECHNIQUE UNIVERSITAIRE DE MONTPELLIER

UNIVERSITE MONTPELLIER II SCIENCES ET TECHNIQUES DU LANGUEDOC Place Eugne Bataillon 34095 MONTPELLIER CEDEX 5 Tl. : 04 67 14 31 60 Fax : 04 67 14 45 14 E-mail : scola@polytech.univ-montp2.fr

Logique combinatoire

Algbre de Boole
Simplifier l'expression : a'b'(ac+b')+(a+b)(a+b'+c')(a'+b+c) Transformer en somme de produit : a'b' + ac + bc' Transformer en NAND2, NOR2 : a'b' + ac + bc' Exprimer dans le champs de galois : a'b' + ac + bc' Dmontrer le thorme de De Morgan gnralis (x0+x1+.+xn)' = x0' . x1' . xn' Distributivit : les galits suivantes sont elle vraies ou fausses a.(b+c) = a.b + a.c a+(b.c) = (a+b).(a+c) a.(bc) = a.b a.c a(b.c) = (ab).(ac) a+(bc) = (a+b) (a+c) a(b+c) = (ab)+(ac) Montrer que les oprateurs Nor et Nand ne sont pas associatifs En utilisant les thormes de l'algbre de Boole, montrer que: ab + ac + bc =(a+b).(a+c).b+c) (Expression autoduale) (a+b').(b+c').(c+a') = (a'+b).(b'+c).(c'+a) (a+b).(b+c).(a+c) = [(a'+b').(b'+c').(a'+c')]'

Reprsentation de fonctions
Reprsenter la fonction F = ab + ac + bc sous les formes suivantes : Table de vrit Table de Karnaugh Image caractristique Image dcimale Hypercube Logigramme Reprsenter la fonction F = a b c d dans une table de Karnaugh (prciser les caractristiques de cette fonction) Dterminer un code adjacent cyclique de 10 combinaisons Systme dtecteur / correcteur d'erreurs

Thorme de Shannon
Montrer que: ab + ac + bc = a(b+c) + a'(bc) = b(a+c) + b'(ac) = c(a+b) + c'(ab) = (bc+a).(b+c+a') = (ac+b).(a+c+b') = (ab+c).(a+b+c') Donner les 1re et 2me formes canoniques de la fonction Fdcba = R1(0,2,3,5,7,8,9,11) Donner la forme de Reed-Muller de la fonction Fcba = R1(0,1,5,6,7) Raliser la fonction multiplexeur (Oprateur MUX) Montrer que l'oprateur MUX est un oprateur complet Raliser la fonction Fdcba = R1(0,2,3,5,7,8,9,11) l'aide d'oprateurs MUX

Donner les diffrentes mthodes permettant de savoir si 2 fonctions sont identiques. Application : F1 = ab + b'c + a'c' F2 = a'b' + bc' + ac

Fonctions caractristiques
Montrer que la fonction suivante est linaire. f(X) = x.y.z + x.y.z + x.y.z + x.y.z Montrer que la fonction suivante est paire. f(X) = x.y + y.z + x.z Montrer que la fonction suivante est impaire. f(X) = x.y + y.z + x.z Dterminer dautres fonctions paires et dautres fonctions impaires. Combien existe til de fonctions paires et de fonction impaires de n variables. Raliser une fonction indiquant si le nombre de 1 d'un mot binaire est pair ou impair

Mise en quation
Raliser la fonction "galit" de 2 nombres de 4 bits (f=1 si A=B) Raliser la fonction "supriorit" de 2 nombres de 4 bits (f=1 si A>B) Raliser la fonction "complment 2" d'un nombre de 4 bits (B=C2(A)) (avec algorithme)

Minimisation de fonctions logiques

Minimisation de fonctions logiques simples:

Soit la fonction logique F de 4 variables a,b,c,d dfinies par: Id(F) = R1 (0,5,6,7,10,11,12,15) + Rx(2,8,9) 1: Dterminer la base premire de la fonction F par les mthodes suivantes: - Karnaugh, - Mc Cluskey - Consensus 2: Dterminer une base minimale de la fonction F par les mthodes suivantes: - Table de choix (prciser les critres de choix) - Rsolution algbrique - Arbres de dcision binaires

Minimisation de fonctions multiples:

Exercice 1: Soient deux fonctions logiques de 4 variables a,b,c,d dfinies par: Id(F1) = R1 (3,7,12,13,14,15) Id(F2) = R1 (2,3,6,7,10,14) 1: Dterminer la base premire de la fonction multiple par les mthodes suivantes: - Karnaugh, - Mc Cluskey - Consensus 2: Dterminer une base minimale de la fonction multiple par la table de choix Exercice 2: Soient trois fonctions logiques de 4 variables a,b,c,d dfinies par: Id(F1) = R1 (3,9,10,11,12,13,14,15) Id(F2) = R1 (1,3,5,9,10,13,15) Id(F3) = R1 (1,3,5,6,12,14) 1: Dterminer la base premire de la fonction multiple par les mthodes suivantes: - Karnaugh, - Mc Cluskey 2: Dterminer une base minimale de la fonction multiple par les mthodes suivantes: - Table de choix - Arbres de dcision binaires

Minimisation de fonctions multiples -boolennes:

Soient trois fonctions logiques de 4 variables a,b,c,d dfinies par: Id(F1) = R1 (1,5,8) + Rx(9,10,11,13,14,15) Id(F2) = R1 (2,4,6,8,10,11,12,13,15) Id(F3) = R1 (0,7,10,11,12,15) + Rx(2,8,9) Dterminer la base premire et une base minimale de la fonction multiple prcdente.

Circuits de Codage

Codage en complment 2
Le complment 2 dun nombre binaire peut tre obtenu en passant par le complment 1 : C2(N) = C1(N) + 1 C2(100101) = 011011 Si lon observe linfluence de laddition dun 1 sur le complment 1 (propagation de la retenue), on peut remarquer que le complment deux dun nombre peut galement tre obtenu directement en suivant la procdure suivante: - Scruter le nombre partir de la droite - Tant que les bits rencontrs sont 0, les conserver - Conserver le premier 1 - Inverser tous les bits suivants Etablir le circuit logique permettant de raliser cette procdure.

Cryptage d'information
On dsire raliser un circuit de codage d'information en utilisant l'algorithme suivant: Scruter le mot binaire partir de la droite 1: Conserver les bits jusqu'au premier 1 inclus 2: Inverser les bits jusqu'au 1 suivant inclus 3: Conserver les bits jusqu'au 1 suivant inclus Tant qu'il y a encore des bit traiter rpter partir de l'opration 2: Etablir le circuit logique permettant de raliser cette procdure. Etablir l'algorithme de dcodage permettant de retrouver l'information initiale Etablir le circuit logique permettant de raliser la procdure de dcodage

Dtecteur de puissance de 2
On dsire raliser un circuit qui dtecte si un nombre A (an-1 an-2.a0) est une puissance de 2 ou pas.

Correction derreurs de transmission

Il sagit de transmettre un message de 3 bits (a,b,c) sur une ligne susceptible dtre perturbe (inversion dun bit). A lmission on ralise les fonctions parit p1, p2 et p3 et on transmet le message (a,b,c,p1,p2,p3). p1 = p(a,b) p2 = p(a,c) p3 = p(b,c) A la rception on rcupre le message (a,b,c,p1,p2,p3) et on ralise les fonctions parit p1, p2 et p3 p1 = p(a,b,p1) p2 = p(a,c,p2) p3 = p(b,c,p3) En utilisant p1, p2 et p3, montrer que lon peut localiser et corriger une erreur ventuelle. Etablir le circuit logique correspondant.

Oprateurs arithmtiques

Oprateurs de comparaison
Dterminer la structure des circuits ralisant les fonctions suivantes entre 2 nombre A et B de 4 bits 1 : F = 1 si A = B 2 : F = 1 si A > B

Oprateurs arithmtiques
Dterminer la structure du circuit ralisant les fonctions suivantes entre 2 nombres A et B de 4 bits cods en binaires naturel. 1:S=A+B 2:S=A-B 3 : En dduire la structure de lincrmenteur (S = A+1) et du dcrmenteur (S = A-1)

Additionneur/soustracteur algbrique
1. Raliser un additionneur de deux nombres algbriques A et B cods sur 5 bits sous la forme Signe + Valeur absolue (en binaire naturel). Le rsultat S doit galement tre cod sous la forme Signe + Valeur absolue. A = Sa a3 a2 a1 a0 2. B = Sb b3 b2 b1 b0 S = Ss s3 s2 s1 s0.

Raliser un additionneur/soustracteur de deux nombres algbriques A et B cods sur 5 bits sous la forme Signe + Valeur absolue (en binaire naturel). Le rsultat S doit galement tre cod sous la forme Signe + Valeur absolue. Le mode addition ou soustraction est command par une commande C A = Sa a3 a2 a1 a0 B = Sb b3 b2 b1 b0 S = Ss s3 s2 s1 s0.

Unit arithmtique
1. Dterminer la structure dun circuit ralisant laddition (A+B, ) ou la soustraction (A-B) en fonction dune commande C de deux nombres cods en complment 2. Le rsultat R est galement cods en code complment 2. Dterminer la structure dun circuit ralisant les fonctions A+B, A-B, B-A et A+1 en fonction de 2 commandes C1 et C2. A, B et le rsultat R sont cods en code complment 2.

2.

Bit de dpassement
Soit lopration daddition entre 2 nombres A et B de n bits. A = (an-1 an-2 ... a0) B = (bn-1 bn-2 ... b0) S = (sn-1 sn-2 ... s0) A et B sont cods en complment 2 lorsquils sont ngatifs. an-1 reprsente le signe de A, bn-1 le signe de B et sn-1 le signe de S + an-1 bn-1 an-2 bn-2 ... ... a0 b0

1. 2.

------------------sn-1 sn-2 ... s0 = Dans laddition arithmtique signe, il y a dbordement si et seulement si les deux oprandes A et B sont de mme signe et le rsultat S est de signe diffrents. Donner lquation du bit de dbordement d. Le bit de signe du rsultat sn-1 est donn par la relation suivante : sn-1 = an-1 _ bn-1 _ rn-1 (rn-1 reprsente la retenue de ltage prcdent) En dduire que d = an-1.bn-1.rn-1 + an-1.bn-1.rn-1

3.

Le bit de retenue rn du dernier tage de ladditionneur est donn par la relation: rn = (an-1 _ bn-1)rn-1 + an-1.bn-1 En dduire que d = rn _ rn-1

Additionneur DCB et Excess3

1. Dans laddition de 2 chiffres A et B cods en DCB, deux cas peuvent se produire: A + B < 10 => le rsultat binaire est aussi le rsultat DCB A + B > 9 => le rsultat binaire diffre du rsultat DCB Pour obtenir le rsultat en DCB, il faut dans ce cas ajouter 6 au rsultat binaire (6 est le complment la base 16). Raliser cet additionneur DCB. 2. Soit A et B deux chiffres binaires (ou DCB). Soit A3 et B3 les mmes chiffres cods en Excess3 (A3=A+3, B3=B+3). Le code excess3 est un code autocomplmentaire. Considrons la somme S = A3 + B3 = A + B + 6 - Si A + B > 9, alors S est cod en DCB. Pour lavoir en Excess3, il faut lui ajouter 3 (notons quil y a un report). - Si A + B < 10, il ny a pas de report (retenue), S est cod en binaire (<16). Pour obtenir S en Excess 3, il faut soit retrancher 3, soit ajouter 13 (Complment 16 de 3). Raliser cet additionneur Excess3

Additionneur carry anticipe

Dans un additionneur carry anticipe on value en mme temps la retenue de chaque tage partir des quantits Pi et Gi suivantes: Pi= Ai Bi (propagation dune retenue) Gi = AiBi (gnration dune retenue) La retenue entrante lordre i vaut 1 si : - soit ltage i-1 a gnr la retenue (Gi-1 = 1) - soit ltage i-1 a propag la retenue gnre ltage i-2 (Pi-1=1 et Gi-2=1) .......... Raliser un tel additionneur

Multiplieur
Le processus gnral de multiplication binaire est le suivant (sur 4 bits): A3 A2 A1 A0 B3 B2 B1 B0 -------------------------------A3B0 A2B0 A1B0 A0B0 A3B1 A2B1 A1B1 A0B1 A3B2 A2B2 A1B2 A0B2 A3B3 A2B3 A1B3 A0B3 -----------------------------------------------------------P7 P6 P5 P4 P3 P2 P1 P0 Multiplicande Multiplieur Produit partiel Produit partiel Produit partiel Produit partiel

Cette opration se rsume une somme de produits partiels. Elle peut tre ralise par une structure combinatoire cascadant des additionneurs. Raliser le circuit correspondant.

Diviseur
Le processus gnral de division binaire est illustr sur lexemple suivant (sur 4 bits). Raliser le circuit correspondant. 1 0 1 1 0 - 0 1 0 0 Si R>B Alors Q=1 et R-B ------1 0 Sinon Q=0 et R 0 - 0 1 0 0 ------1 0 1 1 - 0 1 0 0 ------0 0 1 1 0 - 0 1 0 0 ------, 0 0 1 1 0 1 - 0 1 0 0 ------0 0 1 0 0 1 - 0 1 0 0 ------0 0 0 0 0 - 0 1 0 0 0 ------0 0 0 0 0 0 - 0 1 0 0

Systmes base de bascules, registres et compteurs

Bascules et registres et compteurs

1- En partant de la bascule RS, donner la dmarche permettant de raliser une bascule D (ainsi que les schmas des structures intermdiaires si ncessaire). 2- Donner la structure porte d'une bascule D possdant des signaux de "Clear" et "Preset" asynchrones 3- Prsenter les contraintes temporelles associes aux signaux dentre/sortie dune telle bascule. 4- Dterminer une structure de bascule D possdant des signaux de "Clear" et "Preset" synchrones 5- Dterminer une structure de bascule D possdant un signal dinhibition (mmoire quoi quil se passe sur lhorloge) 6- A laide de bascules D et de portes, construire une bascule T et une bascule JK. 7- A laide de bascules D et de portes, raliser un registre 4 bits, muni dune commande C permettant de configurer le registre en mode chargement parallle (C=1) ou inhibition (C=0). 8- En utilisant des bascules D raliser un compteur/dcompteur "synchrone" par 7 possdant une entres de contrle "Select" qui permet de slectionner le mode comptage ou le mode dcomptage. Nota: Le compteur doit tre entirement synchrone et en particulier, la commutation de l'entre de slection ne doit pas entraner de modification directe des sorties du compteur/dcompteur. En d'autres termes, toute modification des sorties du compteurs ne peut tre engendre que par une transition active du signal d'horloge (front descendant ou front montant). De plus, on s'interdit toute logique sur le signal d'horloge.

Oprateur squentiels
1. 2. 3. Concevoir un circuit ralisant le complment 2 d'un nombre A arrivant en srie (poids faible en tte) la frquence dune horloge H. Concevoir un circuit ralisant l'addition de deux nombre A et B de 4 bits arrivant en srie (poids faible en tte) la frquence dune horloge H Concevoir un circuit indiquant si un nombre A arrivant en srie la frquence dune horloge H est une puissance de 2.

Mmoire
Construire une mmoire de 2 mots de 4 bits contenus dans 2 registres R1 et R2. Cette mmoire doit possder 3 modes de fonctionnement disjoints - un mode dcriture dun mot dentre E dans R1 ou R2, - un mode de lecture de R1 ou R2 dans un registre de sortie RS, - un mode qui prserve le contenu de R1 et R2 quand il nest pas demand de lecture ou dcriture. Cette mmoire doit aussi possder un systme dadressage permettant de slectionner le registre R1 ou R2 que lon veut lire (transfert dans RS) ou dans lequel on veut crire le mot dentre E. Tous les transferts entre registres seront oprs en //.

Registre tassement
Dans le cadre de ltude de la rgulation de trafic urbain on est amen simuler la dynamique dune file de voitures sur une voie quand un feux passe au rouge. Un tronon de voie AB est simul par un registre dcalage de 8 bits, chaque bit reprsentant la prsence ou labsence dune voiture. Ltat initial de la file est simul par le chargement parallle du registre. Construire ce registre dans deux configurations: - Les extrmits A et B sont verrouilles; le registre doit alors se bloquer quand toutes les voitures sont tasses droite. Dans ce cas, on dsire connatre le nombre de top dhorloge ncessaire au tassement.

- Seule lextrmit B est verrouilles; le registre peut alors tre rempli par A de faon alatoire. Il doit se bloquer quand il est plein. Dans ce cas, on dsire connatre le nombre de top dhorloge ncessaire au remplissage.

Train de 12 impulsions
Construire un dispositif fournissant un train de 12 impulsions, partir dun gnrateur, dclench par un signal logique : DEP.

Commande de feux de carrefour

L'objectif est de raliser un systme lectronique permettant de commander les feux tricolores dun carrefour. Les deux voies A et B sont supposes identiques. La dure de chacun des tats dun feu doit donc tre la mme pour les 2 voies: (1) t(RA) = t(RB) = t(R) t(JA) = t(JB) = t(J) t(VA) = t(VB) = t(V) Pendant un cycle normal de N units de temps, on doit avoir, pour des raisons de scurit : (2) 1. 2. 3. t(JA) = t(JB) = 1 unit t(RA . RB) = 2 units

A partir des relations (1) et (2), trouver t(R) et t(V) en fonction de N. Application numrique : N = 16. Contruire le diagramme temporel des signaux actifs des voies A et B. Sachant que lon dispose dune horloge gnrale H, dduire du diagramme prcdent, le diagramme temporel des signaux dhorloge HA et HB qui doivent commander les dcalages de A et B. Construire HA et HB partir de H.

4. Pour tre complet, le systme de commande doit aussi comporter : - une commande INI qui positionne les 2 registres dans ltat de dpart VA RB, - une commande URG qui doit forcer le systme dans ltat RA RB en cas durgence, - une commande JC qui doit positionner les feux en mode jaune clignotant,

Architecture propose
Le systme de commande des feux de carrefour est conu autour de 2 registres recirculation (CIRC1 et CIRC2), contenant un 1 baladeur et dont les sorties commandent les ampoules R, J, V travers un tage de dcodage du mode de fonctionnement.

Vb
H INI JC URG HC Va Ja Ra Vb Jb Rb

Jb DECOD 2

Rb JC URG HC

R2

V2
CIRC2

J2

Hb Ha
C0 C1 C2 C3

Reset

INI URG JC

H COMPT16

Reset
V1

CIRC1

J1
DECOD 1

R1
JC URG HC Ra

Va

Ja

Synthse de systmes squentiels synchrones

Dtecteur de squence
1. Concevoir un systme squentiel synchrone dtectant les squences 010 . La sortie S de ce systme doit prendre la valeur 1 lorsquune telle squence apparait sur son entre e et repasser 0 sur le bit suivant.

Raliser ce systme sous forme de: -Machine de Moore avec bascules JK -Machine de Moore avec bascules D -Machine de Mealey avec bascules JK On mettra en vidence la ncessit de prciser le cahier des charges pour en tablir le graphe. 2. Concevoir un systme squentiel synchrone permettant de commander louverture dune porte lorsquune squence 00,01,00,10 se produit sur ses deux entres e1 et e2. La sortie S de ce systme doit prendre la valeur 1 lorsquune telle squence apparat sur ses entres et repasser 0 sur la combinaison dentre suivante.

Analyse de mots binaires

1. 2. Concevoir un systme squentiel synchrone qui dtecte si les mots de 4 bits arrivant en srie sur son entre e (poids faible en tte) composent des chiffres dcimaux (nombres infrieurs 10). Concevoir un systme squentiel synchrone dtectant la parit de mots de 4 bits arrivant en srie sur son entre e . La sortie S de ce systme doit prendre la valeur 1 si le nombre de 1 dans un mot est impair (et repasser 0 sur le bit suivant). Concevoir un systme squentiel synchrone qui dtecte les nombres premiers parmi des mots de 4 bits arrivant en srie. Concevoir un systme squentiel synchrone qui reoit sur sont entre e des mots de 4 bits arrivant en srie et qui fournit en srie sur sa sortie S le complment 2 de ces mots (poids faible en tte).

3. 4.

Comparateur de mots binaires

1. 2. Concevoir un systme squentiel synchrone qui compare deux entres srie e1 et e2 et qui donne une sortie S gale 1 chaque fois que 2 groupes quelconques de 4 bits dune mme squence concident exactement. Concevoir un systme squentiel synchrone qui compare deux deux des nombres de 3 bits (E1 et E2) arrivant en srie sur ses entres e1 et e2. Les sorties s1, s2 de cette machine doivent tre telles que: s1s2 =00 tant que E1 et E2 ne sont pas connus s1s2 =11 si et seulement si E1 = E2 s1s2 =10 si et seulement si E1 > E2 s1s2 =01 si et seulement si E1 < E2

Transmission code
Des informations logiques (0,1) sont transmises en srie sur une ligne L (Figure 1). La scurisation de la transmission est ralise par un systme de codage comprenant un codeur (C) et un dcodeur (D). Le codage de linformation est bas sur lalgorithme suivant : 1 : Inverser tous les bits jusquau 1er 1 (y compris le premier 1 ) 2 : Conserver tous les bits jusquau 1er 1 suivant (y compris ce premier 1 ) Ritrer le processus dinversion/conservation Exemple (algorithme appliqu partir de la droite) : Information : 0101001100100010 Information code : 1100111011100001 1. Faire la synthse du circuit de codage (C) 2. Dterminer lalgorithme de dcodage 3. Faire la synthse du circuit de dcodage (D) L C Figure 1 : Transmission code D

Accumulateur
On dsire raliser un accumulateur synchrone 2 entres x1, x2 et deux sorties z1, z2. Ltat interne de ce systme (appel contenu de laccumulateur), reprsente un nombre Y cod en binaire par 3 bits y3, y2, y1. Ce nombre est modifi chaque top dhorloge suivant les combinaisons qui se prsentent lentre : quand x1 = 1, Y est augment de 4 units quand x2 = 1, Y est diminu de 1 unit la combinaison x1x2 =11 ne se prsente jamais la combinaison x1x2 = 00 ne modifie pas Y Cas de dpassement de capacit : Y ne peut pas tre ngatif (si lventualit se prsente, Y reste 0) Y ne peut pas dpasser 7 (si lventualit se prsente, Y reste 7) z1 = 1 quand Y devrait tre ngatif z2 = 1 quand Y devrait tre suprieur 7

Single shot
Concevoir un systme squentiel synchrone qui fourni sur sa sortie S une impulsion positive (de dure gale la demipriode dhorloge) chaque fois que son entre E passe de 0 1.

H E S

Codage Manchester
L'ide de principe du codage Manchester est de coder l'information de telle manire que l'horloge de l'metteur puisse se dduire du signal lui-mme. On appelle ces codes "des codes autoporteurs d'horloge". Rgles de codage Manchester - le niveau "1" sera reprsent par une transition montante du signal au milieu du temps bit - le niveau "0" sera reprsent par une transition descendante du signal au milieu du temps bit

Rgles de codage Manchester diffrentiel On se place au tout dbut de chaque temps de bit : - Le niveau "1" du signal est cod par une transition (montante ou descendante) en dbut du temps de bit. - Le niveau "0" du signal est cod par l'absence de transition en dbut du temps de bit. - Pour pouvoir effectuer ces transitions, le signal devra de plus revenir au niveau haut ou bas (selon les cas) au milieu de chaque temps de bit.

Codage de Miller
- Le niveau "1" est cod par une transition en milieu de temps horloge et le "0" par une absence de transition. - Les longues suites de 0 posant toujours le problme de la synchronisation, si un bit 0 est suivi dun autre 0 une transition est rajoute la fin du temps horloge.

Dtecteur de sens de rotation

Il sagit de raliser un dtecteur de sens de rotation dun disque magntique. Ce dispositif est constitu par un disque prsentant alternativement des secteurs isolants et conducteurs balays par 2 frotteurs A et B servant dentres au systme raliser. Nous noterons que lespace entre les 2 frotteurs est infrieur larc dun secteur et que lhorloge est suffisamment rapide pour assurer que chaque fois quil y a une modification de valeur sur les entres de la machine, il y a au moins un coup dhorloge.

S=0 < <

S=1 A >S B H

Raliser ce systme sous forme de machine de Moore. En dduire le graphe de la machine de Mealy Raliser la machine de Mealey.

Rsolution dun pb de logique

En assimilant le problme la synthse dun systme squentiel, rpondre la lettre suivante (On donnera le graphe permettant de modliser le problme pos par cette lettre). Cher ami, Il y a quelques temps, jai achet cette vieille maison, mais je me suis aperu quelle tait hante par deux bruits doutre tombe; un chant grivois et un rire sardonique. Elle est donc pratiquement inhabitable. Jai cependant quelque espoir, car, lexprience ma montr que leur comportement obissait certaines lois, obscures mais infaillibles et que je pouvais le modifier en jouant de lorgue ou en brlant de lencens. Chaque minute, chaque bruit est prsent ou absent. Ce que chacun deux fera au cours de la minute suivante dpend, de la manire suivante, de ce qui sest pass pendant la minute prcdente : Le chant conservera le mme tat (prsent ou absent) sauf si, pendant la minute prsente, lorgue jouait sans que le rire se fasse entendre, auquel cas le chant prendra ltat oppos. Quant au rire, si lencens ne brlait pas, il se fera entendre ou non selon que le chant rsonnait ou non (de sorte que le rire imite le chant avec une minute de retard). Toutefois, si lencens brlait, le rire fera le contraire de ce que faisait le chant. A la minute ou jcris, jentends la fois le rire et le chant. Vous mobligeriez en mindiquant quelles manipulations dorgue et dencens je dois me livrer pour rtablir le calme dfinitivement.

Partitionnement : Feux de carrefour

On veut raliser un systme de commande de feux de carrefour sur 2 voies A et B. Le cycle des feux est le suivant : AB -> VR(6 units), OR(1), RR(1), RV(6), RO(1), RR(1) Raliser cette machine en la partitionnant en 2 machines ; un compteur et une machine dtat spcifique.

C16
H

Partitionnement : Train dimpulsions

On veut raliser un dispositif fournissant un train de 12 impulsions dclench par un signal logique : DEP. Raliser cette machine en la partitionnant en 2 machines ; un compteur et une machine dtat spcifique.
Raz Dep

Compt
H

Partitionnement : Squenceurs
On veut raliser un dispositif produisant la squence suivante : 0, 1, 2, 3, , n-1, n, n-1, n-2, , 3, 2, 1, 0, 1, 2, 3, Raliser cette machine en la partitionnant en 2 machines ; un compteur et une machine dtat spcifique.
Up/Dn S

Compt
H

Partitionnement : Analyse de mots binaires

On veut raliser un dispositif dtectant la parit de mots de 16 bits arrivant en srie sur son entre E. La sortie S de ce systme doit prendre la valeur 1 si le nombre de 1 dans un mot est impair (ceci, uniquement sur le 16me bit et repasser 0 sur le bit suivant). Raliser cette machine en la partitionnant en 2 machines ; un compteur et une machine dtat spcifique.
T16 E S

Compt
H

Partitionnement : Analyse de commutations

Un circuit logique synchronis par une horloge H, possde une entre E et deux sorties S1 et S2. Ce circuit doit analyser la structure de mots de 16 bits arrivant en srie sur son entre E. Lorsquun des 15 premiers bits dun mot est prsent sur lentre E, on doit avoir S1=S2=0. Lorsque le 16me bit est prsent sur lentre E on doit avoir S2=1 et S1=0 ou 1 en fonction du nombre de transitions gnres sur lentre E par le mot reu (S1=0 si le nombre de transitions est infrieur ou gal 1, S1=1 si le nombre de transition est suprieur 1). Exemple : 0111 1111 1111 1111 0101 1111 1111 0000 => 1seule transition => S1=0 => 4 transitions => S2 = 1

Concevoir ce dispositif sachant quil peut tre partitionn en 2 machines ; un compteur par 16 et une machine dtat M spcifique. Le compteur par 16 gnre une sortie T16 prenant la valeur 1 uniquement sur la 16me combinaison (ou en dautres termes lorsque le 16me bit du mot dentre E est prsent sur la machine M. La structure du compteur tant suppose connue, on ne ralisera que la machine M. Le choix du type de machine (Moore ou Mealy) est libre mais on tentera doptimiser au mieux la structure (dun point de vue nombre de bascules).

T16

S1

Compt
H

S2

Analyse dun systme squentiel synchrone

1. On considre le systme squentiel synchrone dfini par le logigramme de la figure suivante. Ce systme est command par une entre e, une horloge H, possde une sortie s et est compos de deux bascules JK.

Donner les quations du circuit. Donner la table des excitations secondaires de ce circuit. En dduire la table de transition et la table de sortie. Donner alors la table dtat de ce circuit. En dduire le graphe dtat. Dcrire succinctement la fonction de ce circuit (Etat initial Q1Q2 = 00).
e s

J1 K1 B1 H J2 K2 B2 H

Q1

Q2

2.

On considre le systme squentiel synchrone dfini par le logigramme de la figure suivante. Ce systme est command par deux entres e1 et e2, une horloge H, possde une sortie s et est compos de deux bascules JK .

Donner les quations du circuit. Donner la table des excitations secondaires de ce circuit. En dduire la table de transition et la table de sortie. Donner alors la table dtat de ce circuit. En dduire le graphe dtat. Dcrire succinctement la fonction de ce circuit (Etat initial Q1Q2 = 00).
e1 e2 s

J1 K1 B1 H J2 K2 B2 H

Q1

Q2

3.

On considre le systme squentiel synchrone dfini par le logigramme de la figure suivante. Ce systme est command par deux entres e1 et e2 qui sexcluent mutuellement (la combinaison e1=e2=1 est impossible), une horloge H, possde deux sorties S1, S2 et est compos de deux bascules JK : B1, B2.

Donner les quations du circuit. Donner la table des excitations secondaires de ce circuit. En dduire la table de transition et la table de sortie. Donner alors la table dtat de ce circuit. En dduire le graphe dtat. Dcrire succinctement la fonction de ce circuit (Etat initial Q1Q2 = 00).
e1 e2 S2 S1

J1 K1 B1 H J2 K2 B2 H Q1 Q2

Q1

Q2

4.

On considre le systme squentiel synchrone dfini par le logigramme de la figure suivante. Ce systme est command par deux entres e1 et e2, une horloge H, possde une sortie s et est compos de trois bascules D.

Donner les quations du circuit. Donner la table des excitations secondaires de ce circuit. En dduire la table de transition et la table de sortie. Donner alors la table dtat de ce circuit. En dduire le graphe dtat. Dcrire succinctement la fonction de ce circuit (Etat initial Q1Q2Q3= 000).
e1 e2 s

D1

Q1

B1 H
D2 Q2

B2 H
D3 Q3

B3 H
Q1 Q2 Q3

Synthse de systmes squentiels asynchrones

Dtecteur de squence
Concevoir une machine squentielle asynchrone dtectant que la squence 10, 11, 01, 00 sest produite sur ses entres e1 et e2.

Codage des variables secondaires

Coder les tables dtat suivantes (tables de phases rduites)
Entres 00 (1,2) a E t (3,4) b a t s (5,6) c (7) d 1 1 7 7 01 2 5 5 2 11 6 3 6 10 4 4 4 4 E t a t s (1,2,3) a (4,5,6) b (7,8) c 00 1 1 7 Entres 01 2 4 2 11 3 5 5 10 8 6 8 (1,2) a E t (3,4) b a t s (5,6) c (7,8) d 00 1 1 7 7 Entres 01 2 5 5 2 11 6 3 6 3 10 8 4 4 8

Correction dun systme

Un systme squentiel asynchrone est compos de deux entres e1,e2, de deux variables secondaires y1,y2, et dune sortie s. Ce systme est dfini par les tables dexcitations secondaires et de sortie suivantes:
e1e2 y1y2 00 01 11 10 00 00 00 11 11 01 11 01 11 11 e1e2 11 00 01 01 01 10 10 01 10 11 y1y2 00 01 11 10 00 0 0 0 0 01 1 1 0 0 11 1 1 0 1 10 1 0 0 1

Table des excitations secondaires

Table de sortie

- Etudier le comportement de ce systme (mettre en vidence les alas de commutation dus aux dlais de propagation). - Corriger ce systme de manire viter tout alas de commutation sur les variables secondaires ainsi que tout effet parasite sur la sortie.

Contrleurs
1: On considre un systme S command par deux signaux X1 et X2 qui ne peuvent tre prsents simultanment. Ce systme dlivre deux signaux de sortie S1 et S2 qui sexcluent, mais lun deux est toujours prsent. Par ailleurs, le systme obit aux conditions suivantes : il ne se passe rien quand le signal X1 ou le signal X2 apparait, quand X1 disparat, si S1 tait prsent, il disparat au profit de S2 : si S2 tait prsent, rien ne change, quand X2 disparat, les signaux S1 et S2 permutent. Un systme squentiel deux entres E1 et E2 possde deux sortie S1 et S2 qui sexcluent mutuellement. Si une variable dentre passe de 0 1, la sortie correspondante (de mme indice) passe (ou reste) 1. Le changement de 1 0 dune entre laisse ltat des sorties inchang (autrement dit, une transition positive dune variable dentre entrane lapparition de la sortie correspondante).

2:

Sachant qu ltat initial (E1E2=00), S2 est prsente (S1S2=01) faire la synthse dun tel systme squentiel asynchrone.

Serrure lectronique
On veut raliser une cellule lectronique combinaison, fonctionnant de la manire suivante : - Lorgane dentre est une cl trois positions, engendrant deux signaux x1 et x2 - En sortie, on a deux relais S (Succs) et A (Alarme) qui commandent respectivement louverture dune porte ou une alarme.
x1x2 = 10 x1x2 = 00 x1x2 = 01

La squence conduisant louverture est la suivante : x1x2 = 00 / 10 / 00 / 01 / 00 / 10 / 00 Une fois louverture obtenue, le retour du systme ltat initial se fait en actionnant une fois x1 ou x2 puis retour x1x2=00 Quant au contraire, une fausse manoeuvre conduit dclencher lalarme, on doit rester dans cet tat quelque soit la manoeuvre ultrieure. (La coupure de lalarme ne pourra se faire que par un dispositif qui nest pas considrer ici).

Commande dune machine

La commande dune machine se fait par deux boutons : un bouton marche et un bouton arrt (M et A). Pour la mise en marche de cette machine, les conditions suivantes de scurit sont exiges : - la machine se met en marche uniquement lorsquon part dun tat o les boutons Marche et Arrt sont levs et quon appuie sur le bouton Marche : - Si ensuite on relche le bouton Marche, la machine doit continuer fonctionner : - Dans tous les autres cas, elle doit rester arrte. Par exemple : a) si les deux boutons Marche et Arrt sont enfoncs, la machine ne doit pas fonctionner et si on relche le bouton Arrt, elle doit rester au repos b) si la machine fonctionne et quon appuie sur le bouton Arrt, elle doit sarrter, mme si le bouton Marche est encore press On suppose que lon ne peut pas modifier simultanment les deux entres M et A

Dtecteur de sens de rotation

Il sagit de raliser un dtecteur de sens de rotation dun disque magntique. Ce dispositif est constitu par un disque prsentant alternativement des secteurs isolants et conducteurs balays par 2 frotteurs A et B servant dentres au systme raliser. Nous noterons que lespace entre les 2 frotteurs est infrieur larc dun secteur.

S=0 < <

S=1 A > S B H

Bascule D
2.1. On veut raliser un systme disposant de deux entres D et H et dune sortie Q fonctionnant de la manire suivante : Qn+1 = D si H passe de 0 1 Qn+1 = Qn si H passe de 1 0 ou si H nest pas modifi 2.2. On veut raliser un systme disposant de quatre entres D, H, RAZ, RAU et dune sortie Q fonctionnant de la manire suivante : Si RAZ=1 alors Q=0 Si RAZ=0 et RAU=1 alors Q=1 Si RAZ=0 et RAU=0 alors Qn+1 = D si H passe de 0 1 Qn+1 = Qn si H passe de 1 0 ou si H nest pas modifi

Aiguillage
On veut raliser laiguillage automatique de barreaux dacier en fonction des deux types de longueur quils peuvent avoir (L + D) ou (L - D). Les barreaux vhiculs par un tapis roulant, doivent tre dirigs vers un second tapis par lintermdiaire dune trappe T lorsque leur longueur est infrieure L. La dtection de longueur est effectue par deux cellules P1 et P2 distantes de L. Sur le tapis, lespace entre deux barreaux conscutifs est toujours plus grand que D. La trappe T ne doit souvrir quimmdiatement aprs le passage dun barreau court par P2 et ne doit se refermer que si un nouveau barreau long est dtect (la trappe reste ouverte entre deux barreaux courts successifs).
Espace > D L Barreau de longueur > L Trappe T

< P1

> P2

Barreau de longueur < L

Analyse dun systme squentiel asynchrone

1. On considre le systme squentiel asynchrone dfini par le logigramme de la figure suivante. Ce systme command par deux entres e1 et e2 possde une sortie s.

Donner les quations du circuit. Donner la table des excitations secondaires de ce circuit. Donner la table dtat rduite. En dduire la table dtat et la table de sortie de ce circuit. En dduire le graphe dtat.
e1 e2

y1

y2

y1 y2