Cours 5 : Bascules, Registres, Compteurs, Mmoires

Bascules
Bascule RS asynchrone Reset Set Bascule Synchrone R S T Bascule JK, Toggle, bascule D

Registres
Registre parallle Registre srialis Registre dcalage Codeur : Opration inverse dun dcodeur

Compteur
Compteur Dcompteur Timer

Mmoire
Circuit mmoire Banc mmoire

Circuit asynchrone : les sorties ragissent immdiatement aux variations des entres Circuits synchrones : les sorties se positionnent sur un signal dhorloge

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Bascule Asynchrone : la bascule R S Reset (mise 0) Set (mise 1)

Une circuit asynchrone, est une bascule dont la sortie volue ds lors quun changement a lieu sur lune des entres Exemple de circuit a b

Asynchrone, active bas

R S Q Q

Asynchrone, active haut

R S Q Q

Q S S

a b

R S 1 0 1 0 Qt Qo Qo Qo Qt+ Qo 1 0

Table de vrit
Fonction
Mmoire Mise 1

R 0 0 1 1

S 0 1 0 1

Qt Qo Qo Qo

Qt+ Qo 1 0

Fonction

Une seule bascule asynchrone, la bascule RS

1 1 0 0

Mmoire Mise 1 Mise 0 Interdit

Mise 0 Interdit

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Bascule synchrone : exemple du latch R S T sur niveau 1

.c om
La sortie volue quand le signal dhorloge est actif soit sur niveau, soit sur front

R T

ht

R T S
4

df

4f

Latch dclench sur niveau haut

re e

Q
tp

Q S

://

.p
Chronogramme :

Latch dclench sur niveau bas

mm oire bas cule RS mm oire bas cule RS mm oire

Registre sur front montant

PD

F4 Fr

ee

Registre sur front descendant

R Q Clk Q S R Q Clk Q S

v2

.0

T R S Q

PD

re

at or -

bas cule RS

R T S

Q Q

Fonctionnement : Signal dhorloge actif bascule RS Absence de signal actif dhorloge mmoire

Bascule Synchrone J K
J Q T Q K
J K Qo Qo 0 0 X X 0 1 1 0 0 1 1 0 1 0 0 1 1 1 1 0 0 1
Chronogramme :

Bascule T : Toggle
J T

S T R

Q Q

J K

Q
T

D Q T Q

S 0 0 0 0 1 0 1

R fonction Q Q fonction 0 Mmo X X Mmoire 1 Reset 0 1 Reset 0 Mmo 0 1 0 Mmo 1 0 0 Set 1 0 Set 1 Reset 0 1 Inversion 0 Set 1 0

Fonctionnement: La sortie change dtat chaque apparition dun front actif dhorloge Exemple :Dcompteur 4 bits

a0 a0 a0 a1 a2 a3

Q a1

Q a2

Q a3

T J

K
Reset Mem Mem Inver Inver Mem Inver Inver Set Set Set

a3 a2 a1 a0 0 15 14 13 12 11 10

9 8 7 6 5 4 3 2 1 0 15 14 13

Q
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Bascule D : Latch tat Haut

D J K T T J X 1 0

Circuit

Q D Q T Q
4

Entres asynchrones Set ou Reset

Set -> Mise 1 asynchrone de la sortie Reset ou Clear -> Mise 0 asynchrone de la sortie Entres pouvant tre actives sur le niveau bas

T 0 1 1

D X 1 0

K Qn+1 fonction X Qn Mmo 0 1 Set 1 0 Reset

T D 0 X 1 D

Qn+1 Maintenir Qn crire D

4

Fonctionnement : Quand signal actif, la sortie recopie lentre D Signal inactif Chronogramme :

2 bascules par botier 14 pattes

Fonction Ecriture Fonction Mmoire

T D
criture criture Mmoire Mmoire Mmoire criture

Bascule D : Latch tat bas D Q T

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Bascule D synchrone sur front

D H D Q T D1 Q T
Fonctionnement : Sur front Montant, la sortie recopie lentre D Fonction Ecriture Sinon Fonction Mmoire Chronogramme :

H 0 1 1 0 1 1

D 0 0 1 1 1 0

D1 0 0 0 1 1 1

Q 0 0 0 0 1 1

H D

D Q H

Fonctionnement :

Tant que H = 0 La premire bascule recopie lentre D sur D1 La deuxime bascule mmorise ltat prcdent 4 Quand H passe 1 La premire bascule maintient D1 La deuxime bascule le recopie sur Q 4 criture sur front montant
4
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Bascule D synchrone sur front

D Q T

Contraintes Temporelles t horloge

Setup Time

tsetup

tholp

entre D sortie Q t>tpLH

Propagation Time
4

Hold Time

t>tpHL

Respect du temps de conditionnement Setup Time Le temps sparant larrive du front actif dhorloge, du dernier changement de l entre D, doit tre suprieur au temps de prconditionnement de la bascule (tsetup) Respect du temps de maintien Hold Time Aprs lapparition dun front actif dhorloge, les entres doivent rester stables un temps au moins gal au temps de maintien (thold) de la bascule Temps de propagation Propagation Time A partir de lapparition dun front actif dhorloge, un temps au moins gal au temps de propagation pour la transition attendue, sera ncessaire avant de pouvoir observer le changement des sorties
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Registres sorties parallles, chargement parallle ou srie

E3 E2 D Q T Load Q3 Q2 Q1 Q0 D Q T E1 D Q T E0 D Q T

Registre 4 bits, actif sur niveau, chargement parallle

Registre 4 bits, actif sur front, avec clear asynchrone niveau bas chargement parallle

E3 DQ H Clr H

E2 DQ H Clr

E1 DQ H Clr Q2 DQ H Clr Q2 E1 DQ H Clr Q1

E0 DQ H Clr Q1 DQ H Clr Q0 H InD Q0

Clear Q3 4

Registre 4 bits, actif sur front, avec clear asynchrone niveau bas chargement srie Registre universel
S0 S1
0 0 1 1 0 1 0 1

InG H

DQ H Clr Clear Q3

E3 InG S0 S1

E2

E0

Fonctions
Mmoire Dcalage Droit Dcalage Gauche Chargement parallle

Clear Q3
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Q2

Q1

Q0

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Compteurs
4

Compteur 4 bits, actif sur front, avec RAZ synchrone, Enable et Fin de comptage FC
Raz En H Q3 Q2 Q1 Q0

Raz En H
Clear

Clear

Clear

Clear

Clear

Toggle

Toggle

Toggle

Toggle

Toggle

Q0 En H Raz En H

Q1

Q2

Q3

FC Raz

Compteur modulo 16

Raz En H Q3 Q2 Q1 Q0
FC Q4 Q5 Q6 Q7

Raz En H

Q3 Q2 Q1 Q0

Compteur modulo 10 actif sur front,

Comparer 9 RAZ synchrone sur horloge

Q0 Q1 Q2 Q3

FC

Q8 Q9 Q10Q11

Q3 Q2 Q1 Q0

FC

Raz En H

FC

Q3 Q2 Q1 Q0

Compteur prchargement

A0 A1 A2 A3

FC Load Q3 Raz Q2 En Q1 H Q0
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Compteurs - dcompteur
4

Compteur diviseur de frquence

Raz En H
FC

Dcompteur diviseur de frquence

Q3 Q2 Q1 Q0
Raz
Clear

Raz
Clear

En H

Clear

Clear

Clear

Clear

Toggle

Toggle

Toggle

Toggle

Toggle

En H

Clear

Clear

Clear

Clear

Toggle

Toggle

Toggle

Toggle

Toggle

Q0 En Raz H Q0 Q1 Q2 Q3
Q3 Q2 Q1 Q0 0

Q1

Q2

Q3

FC En Raz H Q0 Q1 Q2 Q3

Q0

Q1

Q2

Q3

FC

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 1 2 3

Q3 Q2 Q1 Q0 0 15 14 13 12 11 10

9 8 7 6 5 4 3 2 1 0 15 14 13

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Compteurs dvnement compteur de temps

4

Compteur dvnement
Mesure de frquence

Compteur de temps
Mesure de temps

Raz En H

FC

Q3 Q2 Q1 Q0

4
Q3 Q2 Q1 Q0

En Raz H

En Raz H

Q3 Q2 Q1 Q0

1 2

5 6 7

9 10

11

Q3 Q2 Q1 Q0 0

1 2 3 4 5 6 7 8 9 10 11 12

13

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Automate tats et logique squentielle

4

Compteur par 1, 2, 3 ou 4 chaque coup dhorloge

4 tats possibles C0, C1, C2, C3 Etat = O en est le comptage

Variable de contrle du comptage Contrle du comptage Compter par 1 Compter par 2 Compter par 3 Compter par 4 V2 0 0 1 1 V1 0 1

Reprsentation graphique
V1+V2

V1+V2=0

C0 C3

V2=0

C1
V2

0 1
V1.V2=0

Transition dtat sur variable de contrle

tat prsent C0 C0 C1 C1 C2 C2 C3 X V2 0 Sinon 1 0 1 X X 1 Sinon X V1 0 tat futur C0 C1 C2 C0 C3 C0 C0
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E n tr e s

C2
V1.V2

Ralisation matrielle
F o n ctio n co m b in ato ire d e l'tat fu tu r

Di

B a s c u le D

Xi

F o n ctio n co m b in ato ire d e s o rtie

S o rtie s

H o rlo g e

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Mmoire
4 4

CS 10

10

CS

@
R/W

Circuit mmoire 1 Koctet Circuit Mmoire 1 Mo

10 20 CS

@
R/W
T E0 E1 E2 E3 E4 E5 E6 E7

Dcodeur

Data

CS S0 S1 S2 S3 S4 S5 S6 S7

T E0 E1 E2 E3 E4 E5 E6 E7

CS S0 S1 S2 S3 S4 S5 S6 S7

8 CS Data

@
R/W
8

Dcodeur

=
R/W
8

10

Data

CS

@
R/W

1 Mga mots de 32 bits

Mme @ ; mme CS ; Mme R/W Data sur 4 octets diffrents

Data

Data

20

CS

20

CS

20

CS

20

CS

20

CS

@
R/W

@
R/W
8

@
R/W
8

@
R/W
8

@
R/W
8

Data
32

Data

Data

Data

Data

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Mmoire
4

Banc mmoire

20

CS

20

CS

20

CS

20

CS

@
R/W

@
R/W

@
R/W

@
R/W

Data
32

Data
32

Data
32

Data
32

R A B W

Y3 Y2 Y1 Y0 Y3 Y2 Y1 Y0

@1 @0

A B

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