Rponse question 1

A[3..0] B[3..0]

b
E4 G4 P4

a E0 G0 P0

0 1

Comp. 1-bit

Comp. 1-bit

Comp. 1-bit

Comp. 1-bit

0 1

0 1

0 1

0 1

0 1

0 1

0 1

0 1

S0

S1

S2

S3

Rponse question 2
Pour obtenir l'quivalent d'une porte logique avec un multiplexeur, il suffit d'utiliser la mthode de table de Karnaug table inscrite et d'inscrire une des deux entres :
XOR 0 1 a b ri-1 0 ET ET 0 1 0 1 0 1 OU 1 0 r 1 0 1 0 XOR 0 1 1 0 1 0 s

OU
A 0 0 1 1 B 0 1 0 1 S 0 1 1 1 1 S (B inscrit) B

ET
A 0 0 1 1 B 0 1 0 1 S 0 0 0 1 B S (B inscrit) 0

XOR
A 0 0 1 1 B 0 1 0 1 S 0 1 1 0 B' S (B inscrit) B

Pour raliser le XOR, puisqu'une valeur inscrite est inverse, il faut galement utiliser un multiplexeur pour crer un inverseur

Rponse question 3
A[3..0] B[3..0]

b
E4 G4 P4

a E0 G0 P0

Comp. 1-bit

Comp. 1-bit

Comp. 1-bit

Comp. 1-bit

r4

1-bit
S3

1-bit
S2

1-bit
S1

1-bit
S0

r0

Rponse question 4

SD1 SD2 SD3 0 S1[1] S1[0] S2[1] S2[0] S3[1] S3[0]

e3 e3 e2 e2 e1 e1 e0 e0 Encodeur Priorit

s1 s1 s0 s0 0

3 2 1 0

O[1]

3 2 1 0

O[0]

Partie b) e1 s3 s2 Demux s1 e0 s0 A1 A2 A3

Rponse question 5
Analyse : S = A (B xor C)
A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 B xor C 0 1 1 0 0 1 1 0 S 0 0 0 0 0 1 1 0

C B A

Rponse question 6

s7 s6 s5 Dcodeur s4 s3 s2 s1 s0

A B C

a2 a1 a0

Rponse question 7
Vous tes charg de concevoir le circuit de contrle pour une systme de missiles intercontinentales (ICBMs). Il-y-a 16 missiles contrler. Quand une missile reoit logique-1, elle est envoye vers son cible. L'interface usager consiste de deux entres. Il-y-a un slectionneur de missile/cible qui sort un code binaire de 4-bits, et il-y-a un gros bouton rouge qui sort logique-1 quand c'est dpress. videmment, quand un gnral de quatres toiles dpresse le bouton, le missile slectionne devrait tre lanc. a) Implmentez ce systme en n'utilisant que cinq dmultiplexeurs 1x4 (c'est a dire des DEMUX quatres sorties).

b) Implmentez ce systme en utilisant des portes logiques, mais assurez vous que le systme n'a pas d'alas ! (Ala c'est le chapitre 3.6, donc ce n'est pas l'examen) C'est possible de remplir une table de vrit avec 32 entres, mais, c'est plus facile de constater qu'une missile n'est lanc qu' une seule condition (une seule minterme) : il faut que le missile soit slectionne, et que le bouton rouge soit dpress. a fait que le systme n'est que 16 portes ET 5 entres et des inverseurs. Par exemple pour la dixime missile c'est :

Est-ce-qu'il-y-a des alas ? Non, parce que chaque sous-circuit n'a qu'une seule minterme. Alors il n'y a pas de risque que nos missiles se lancent par accident.

Rponse question 8
Concevez un dcodeur qui transforme le code Gray en ASCII. C'est a dire que a transforme (0000)2 (1000000)2, (0001)2 (1000001)2, etc... Pour les codes de Gray qui reprsentent de 10 15 en binaire, a doit sortir les lettres majuscules de A F en ASCII. Vous pouvez trouver une table de codes ASCII dans votre texte (p. 47) ou sur www.asciitable.com. Le code de Gray se retrouve sur p. 45. Comme premire tape, c'est souhaitable de remplir la table de vrit : Entre (Gray) 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 Sortie (ASCII) 0110000 0110001 0110011 0110010 0110111 0110110 0110100 0110101 1000110 1000101 1000011 1000100 0111000 0111001 1000010 1000001 Et, comme deuxime tape il faut la simplifier. Vous pouvez utiliser 7 tables de Karnaugh 4 variables. Vous pouvez aussi inscrire le bit le plus significatif du code Gray pour simplifier les tables de Karnaugh. Vous pouvez faire un simplification hybride en utilisant des MUX pour les 3 bits les plus significatifs de la sortie (parce-qu'ils se reptent souvent). Et il-y-a toujours l'algbre et la mthode QuineMcCluskey... Jeff conseille de simplifier avec des MUX pour les 3 bits les plus significatifs et avec les tables de Karnaugh pour les autres trois bits. Utilisez des variables inscrites o a aide beaucoup simplifier. Comme a vous allez bien apprendre trois mthodes de simplification pour l'intra. :-)

Rponse question 9
Implmentez la fonction suivante en ne se servant que d'un MUX 2x1 (vous avez droit aux entres et leurs inverses) : a 0 0 0 0 1 1 1 1 b 0 0 1 1 0 0 1 1 c 0 1 0 1 0 1 0 1 s 1 1 0 1 0 0 0 1

Rponse question 10
Transformez l'additionneur suivant en additionneur/soustracteur en n'utilisant que 4 portes OU-exclusif (OUX) deux entres. Crez une entre supplmentaire qui s'appelle Add/Sub : quand cette entre est logique-0, le circuit devrait faire l'addition, et quand c'est logique-1, le circuit devrait faire le soustraction. N'oubliez pas que soustraire c'est la mme chose que additionner mais avec le complment deux d'une terme. N'oubliez pas que faire le complment deux ne prend que deux tapes failes implmenter en circuits logiques !

Question 11 Un additionneur "itratif" BCD

Soient A et B deux mots de 4 bits. Supposons que A et B reprsentent les chiffres de 0 9 selon la convention du code BCD 8421, telle que prsente la table ci-dessous : Chiffre 0 1 2 3 4 5 6 7 8 9 Reprsentation 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001
Tableau 11.1.a, code BCD 8421

Nous allons concevoir un circuit permettant laddition des mots A et B de quatre bits (a3a2a1a0 et b3b2b1b0 respectivement) et de produire un rsultat sur 5 bit, o les quatre bits les moins significatifs reprsenteront le mot K (k3k2k1k0) rsultant de laddition, et le dernier reprsentera la retenue, note y. Les nombres A, B et K sont en format BCD. Tel que prsent au tableau suivant. Notons que les mots A, B et K sont reprsents en BCD:
A+B=K 0 1 2 3 4 5 6 7 8 9 0 0 1 2 3 4 5 6 7 8 9 1 2 3 4 5 6 7 8 1 2 3 4 5 6 7 8 2 3 4 5 6 7 8 9 3 4 5 6 7 8 9 0 4 5 6 7 8 9 0 1 5 6 7 8 9 0 1 2 6 7 8 9 0 1 2 3 7 8 9 0 1 2 3 4 8 9 0 1 2 3 4 5 9 0 1 2 3 4 5 6 0 1 2 3 4 5 6 7 Tableau 11.1.b, Addition A+B=C en chiffres (C est reprsent en format BCD) 1 2 3 4 5 6 7 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 1 1 1 0 0 0 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 Tableau 11.1.c, Obtention de la retenue pour laddition de A et B 8 0 0 1 1 1 1 1 1 1 1 9 9 0 1 2 3 4 5 6 7 8

A+B=>r 0 1 2 3 4 5 6 7 8 9

0 0 0 0 0 0 0 0 0 0 0

9 0 1 1 1 1 1 1 1 1 1

Il serait illusoire dessayer de dessiner une table de vrit pour lensemble de ces cas (il y en a 100, et si nous considrions la symtrie de A et B, il en resterait quand mme 55). Nous allons plutt procder en utilisant des circuits usuels. Supposons que nous additionnions les nombres A et B avec un additionneur 4 bits dont voici le schma gnral1 :

Fig 11.1.a additionneur gnrique

O C est le rsultat de laddition sur 4 bits (c3c2c1c0), et r la retenue. Cette addition ne reprsente pas le nombre C en format BCD, mais elle permet de simplifier le traitement. Il suffit en effet dajouter un circuit qui convertit les cinq signaux r, c3, c2, c1 et c0 en y, k3, k2, k1 et k0. Ce circuit concevoir peut tre schmatis par le bloc reprsentatif suivant : r C

4 Convertisseur BCD avec retenue

Fig 11.1.b circuit de conversion BCD avec retenue Lorsquune entre ou sortie prsente une barre, celle-ci signifie quil sagit dun ensemble de fils (souvent appel bus) dont le nombre est crit ct.
1

11.1) Dessinez la table de vrit associant les entres C et r aux entres K et y (cinq bits de chaque ct de la table) Rponse : r 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 c3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 1 c2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 c1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 c0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 y 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 k3 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 1 1 0 k2 0 0 0 0 1 1 1 1 0 0 0 0 0 1 1 1 1 0 0 0 k1 0 0 1 1 0 0 1 1 0 0 0 1 1 0 0 1 1 0 0 0 k0 0 1 0 1 0 1 0 1 0 1 1 0 1 0 1 0 1 0 1 1 -

Tableau 3.1.s.a, Obtention de la retenue pour laddition de A et B

1.2) Que pouvez vous dire des cas o le rsultat y vaut 0? Rponse : r = y, C = K 11.3) Que pouvez-vous dire lorsque y vaut 1 (indice : il suffit dajouter une constante C) Rponse : Il suffit dajouter la constante 6 (0110) C pour obtenir y et K

11.4) Trouvez lquation (en produit de sommes) donnant y en fonction des bits de C et r (note y est indpendant de c0): Rponse : Puisque y est indpendant de c0, il suffit dcrire une table de Karnaugh 4 variables (r, c3, c2, c1). y 00 01 11 10 00 0 0 1 01 0 1 1 c2c1 10 0 1 11 0 1 -

rc3

y = (r+c3)(r+c2+c1) 11.5) A laide de tout ce qui prcde, ralisez le circuit de la figure 3.1.b Rponse :

Fig 11.s.a Solution 3.1.5

Question 12 Comparateur itratif rebours

Nous avons prsent dans le cours la conception dun comparateur de deux mots de 4 bits reprsentant des entiers binaires. En suivant la mme dmarche que celle du cours, ralisez un comparateur avec des cellules qui comparent rebours, de sorte que votre circuit respecte le schma suivant :

Sachant que ce circuits est constitu des 4 cellules itratives suivant ce schma :

O les Ce i , Cg i et Cp i sont des signaux pour encoder la rponse de ltage i respectant les trois cas prsents la table suivante : Signification galit A plus grand que B A plus petit que B Cei 1 0 0 Cgi 0 1 0 Cpi 0 0 1

La combinaison des trois signaux ne peut prendre dautre valeur. Notons finalement que Ce4, Cg4 et Cp4 valent respectivement 1, 0 et 0. Essayez de rpondre sans utiliser aucune table de Karnaugh (note : il est possible dutiliser un mux 2 entres et 1 signal de contrle) ?

Rponse : Il suffit de dessiner la table de vrit du circuit Ce (i+1) 0 0 0 0 0 0 0 0 1 1 1 1 Cg (i+1) 0 0 0 0 1 1 1 1 0 0 0 0 Cp (i+1) 1 1 1 1 0 0 0 0 0 0 0 0 ai 0 0 1 1 0 0 1 1 0 0 1 1 bi 0 1 0 1 0 1 0 1 0 1 0 1 Ce i 0 0 0 0 0 0 0 0 1 0 0 1 Cg i 0 0 0 0 1 1 1 1 0 0 1 0 Cp i 1 1 1 1 0 0 0 0 0 1 0 0

Les autres cas sont facultatifs. Il est possible de raliser les trois tables de vrit des Ce i, Cg i et Cp i et rsoudre les quations. Les mthodes par inspection sont parfois plus fructueuses et plus rapide (ce nest pas cependant une mthode qui savre toujours utilisable). Ici, la table donne Ce i , Cg i et Cp i valant respectivement Ce (i+1) , Cg (i+1) et Cp (i+1) sauf dans deux cas, o Ce i vaut 1, et ai et bi sont distincts. Il en ressort une conclusion : chaque signal dindice i ne dpend que du signal quivalent dindice i+1, de Ce i, de ai et de bi. Do : Ce i vaut toujours Ce (i+1), moins que la condition de non correspondance soit ralise, auquel cas il vaut 0. Cg i vaut toujours Cg (i+1), moins que la condition de non correspondance soit ralise, auquel cas il vaut ai. Cp i vaut toujours Cp (i+1), moins que la condition de non correspondance soit ralise, auquel cas il vaut bi.

Cela se rsume au circuit suivant :

Question 13 Additionneur 4 bits

Expliquer pourquoi le XOR (dont la sortie est note d) se trouvant la fin du circuit d'addition suivant sert la dtection du dbordement :
0 , addition c= 1 , soustraction

bn-1

b2

b1

b0

an-1
rn-1 r3

a2
r2

a1
r1

a0

r0

rn

sn-1 d
dtection de dbordement

s2

s1

s0

Rponse : Le dbordement survient dans deux cas uniquement, lorsque laddition de deux nombres ngatifs donne un nombre positif, ou celle de deux nombres ngatifs donne un nombre positif. Cela correspond avoir les retenues rn-1 et rn distincts. Autrement (cas de non dbordement), rn-1 et rn sont toujours semblables. Un XOR peut donc effectuer la dtection de dbordement si il a pour entre rn-1 et rn.