C.P.G.

E-TSI

Cours logique combinatoire_2007_2008

Etude des circuits logiques combinatoires.

I) Etude dun comparateur binaire. Un comparateur binaire est un circuit logique qui effectue la comparaison entre 2 nombres binaires gnralement nots A et B. Il possde 3 sorties notes A = B, A > B et A < B qui indiquent le rsultat de la comparaison comme suit : Si le nombre A est gal au nombre B (A = B), la sortie A = B passe l'tat 1 tandis que les sorties A > B et A < B passent l'tat 0. Si le nombre A est strictement suprieur au nombre B, seule la sortie A > B passe l'tat 1. Si le nombre A est strictement infrieur au nombre B, seule la sortie A < B passe l'tat 1. 1.1) Principe de base Le principe consiste comparer dabord les bits les plus significatifs ( Most Significant Bit ou M S B) . Sils sont diffrents, il est inutile de continuer la comparaison. Par contre sils sont gaux, il faut comparer les bits de poids immdiatement infrieur et ainsi de suite. Organigramme pour deux mots de deux bits A ( a 0 ,a1 ) et B ( b 0 ,b1 ) .
a1 b 1 OUI NON a1 > b 1 OUI NON a0 >b0 OUI A<B A>B A<B A>B
Figure 1

NON

a0 b 0

NON

A=B

Tableau danalyse. Soit comparer les deux chiffres binaires A et B. Examinons les cas o A = B, A > B et A < B.
A 0 0 1 1 B 0 1 0 1 E 1 0 0 1 S 0 0 1 0 I 0 1 0 0

Pour A = B : E = A.B+A.B = A B Pour A > B : S = A B Pour A < B : I = A.B . E=

S+ I = AB+ AB = A B

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A B

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& 1 1
B

S : A<B E : A=B

&

I :A<B

Figure 2

Remarque : On peut donc raliser un comparateur laide de circuits logiques. 1.2) Prsentation du circuit intgr 7485 Le circuit intgr 7485 est un comparateur 4 bits, c'est--dire qu'il effectue la comparaison de deux nombres de 4 bits. De plus, il dispose de 3 entres notes A = B, A > B et A < B qui autorisent la mise en cascade de plusieurs circuits comparateurs du mme type. Ainsi, on peut comparer des nombres de 8, 12, 16 bits.... Le brochage de ce circuit et son schma logique sont donns la figure 3.

Figure 3

Avec ce circuit, on compare le nombre A compos des bits A3, A2, A1 et A0 (A3 = MSB et A0 = LSB) avec le nombre B compos des bits B3, B2, B1 et B0 (B3 = MSB et B0 = LSB). La table de vrit de la figure 4 met en vidence l'action des entres A > B, A < B et A = B.

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Figure 4

Si l'on souhaite que la sortie A = B passe l'tat 1 chaque fois que les deux nombres binaires sont gaux, il suffit de porter l'entre A = B l'tat 1, l'tat des entres A < B et A > B n'ayant alors pas d'importance. Si l'on souhaite que la sortie A > B passe l'tat 1 galement dans le cas o les deux nombres binaires sont gaux, il suffit de porter l'entre A > B l'tat 1 et de porter les entres A < B et A = B l'tat 0. Dans cette configuration de l'tat des entres A > B, A < B et A = B, la sortie A > B est l'tat 1 lorsque le nombre binaire A est suprieur au nombre binaire B ou quand ces deux nombres sont gaux. Elle indique donc si A B. De mme, en portant l'entre A < B l'tat 1 et les entres A > B et A = B l'tat 0, la sortie A < B indique le nombre binaire A est infrieur ou gal au nombre binaire B. En mettant en srie deux comparateurs 7485, on peut comparer deux nombres de 8 bits. Il suffit de relier la sortie A = B du premier comparateur l'entre correspondante du second et de faire de mme avec les sorties A > B et A < B. Les liaisons effectuer sont indiques la figure 5.

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Figure 5

Ainsi, on compare le nombre A form des 8 bits A7 A0 (A7 = MSB et A0 = LSB) et le nombre B form des 8 bits B7 B0 (B7 = MSB et B0 = LSB). Le premier circuit compare les poids faibles de A avec le poids faibles de B. Le rsultat de cette comparaison est transmis aux entres A < B, A = B et A > B du deuxime circuit. Celui-ci compare les poids forts de A avec les poids forts de B et, en fonction du rsultat de la comparaison des bits de poids faibles de A et B, indique sur ses sorties A > B, A = B et A < B le rsultat de la comparaison des nombres A et B.

II) Codeur - Dcodeur. 2,1) Etude d'un codeur ou Encodeur.

C'est un circuit N entres dont une seulement est active et qui dlivre sur n sorties (en code binaire ou autre) le numro de l'entre. N 0 1 2 3 4 5 6 7 8 9 D 0 0 0 0 0 0 0 0 1 1 C 0 0 0 0 1 1 1 1 0 0 B 0 0 1 1 0 0 1 1 0 0 A 0 1 0 1 0 1 0 1 0 1 N < 2n Codeur 9
Figure 6

D C B A

A = '' 1 '' + '' 3 '' + '' 5 '' + '' 7 '' + '' 9 '' . B = '' 2 '' + '' 3 '' + '' 6 '' + '' 7 '' . C = '' 4 '' + '' 5 '' + '' 6 '' + '' 7 '' . D = '' 8 '' + '' 9 '' . . . . .

2.2) Etude d'un dcodeur. (slecteur de sortie). C'est un circuit n entres qui permet de slectionner une sortie parmi N ( avec N 2n ).

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Exemple : n = 2 Entres A 0 0 1 1 B 0 1 0 1

N<4 Sorties S1 1 0 1 1 S2 1 1 0 1 S3 1 1 1 0
S0 = S1 =

S0 0 1 1 1

A B ; S0 = A + B A B ; S0 = A + B
A B ; S0 = A + B A B ; S0 = A + B

S2 = S3 =

2.4) Capteurs cods. Il s'agit de capteurs fournissant en sortie des informations binaires sous forme de mots binaires de plusieurs bits. 2,4,1) Claviers. Ensemble d'interrupteurs commands manuellement pour communiquer des informations ou des ordres une machine. a) Disposition matricielle. On pourrait concevoir des claviers comme un ensemble de touches commandant autant d'interrupteurs qui seraient traits individuellement. On ralise une conomie de connexions en adoptant la disposition ci-contre dite : "matricielle". X + Y fils suffisent pour connecter X . Y fils. Y3 Ex : X = 4, Y = 5 9 fils pour 20 touches Y2 Y5 Y4

A partir de cette disposition, diffrentes mthodes Y1 ont t proposes pour gnrer un code binaire diffrent pour chacune des touches : c'est ce qu'on appelle le "codage du clavier". x1 x2 x3 x4 b) Codage binaire. Lorsque les touches du clavier sont destines entrer des chiffres, (ex : portier code) on fait suivre le clavier, disposition matricielle, d'un codeur binaire dont le rle consiste dlivrer en sortie, le code binaire du nombre correspondant la touche enfonce. Ce code est verrouill sur les sorties du codeur, ce qui signifie qu'il reste stable jusqu' ce qu'une nouvelle touche soit enfonce. Chaque fois qu'une nouvelle touche est presse, le codeur envoie un signal dit de "STROBE", afin d'inviter le systme auquel le code est destin venir le prendre en compte. (Ce signal peut tre aussi dsign par "DA : Data Available", ou par "signal d'invitation"). Exemple : Codeur de clavier 74 C 922. c) Code ASCII. (American Standard Code for Interchange of Informations) Cr par Mr BENGMAIH -5-

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On appelle claviers ALPHANUMERIQUES, les claviers dont les touches reprsentent des nombres et des chiffres sur les machines crire ou les ordinateurs ... Pour reprsenter l'ensemble des caractres graphiques, un code est quasiment universellement adopt, c'est le code ASCII. Il utilise 7 bits pour reprsenter l'ensemble des caractres et commandes. 2,4,2) Roues codeuses (commutateurs rotatifs). Ce sont des commutateurs actionns la main qui permettent : - de gnrer le code binaire de tout nombre * entre 0 et 9 en BCD; * entre 0 et F en hexa. - d'afficher le nombre correspondant sur leur face avant.

Un lment comporte 5 broches : 4 pour les bits 1-2-4-8 et un pour le commun. Il existe deux types de roues codeuses.

ouverture

fermeture
Figure 7

Chacun des montages peut tre connect de 2 manires. Avec le commun au O volt avec le commun + V C 8 4 2 1 C
Figure 8

8 4 2 1

Ces deux montages fournissent des codes complmentaires. On peut associer plusieurs roues codeuses afin de pouvoir coder des nombres plus importants. Exemple : Heures, Minutes, Secondes. Des butes empchent les chiffres des Dizaines de dpasser 5. L'ensemble de 2 roues codeuses dcimales fournit une information binaire sur 8 bits : 00 99 dcimal Il existe des roues codeuses hxadcimales (0 F).
Figure 9

Deux roues fourniront, en sortie, tous les octets de 00 FF soit de 0 255. Cr par Mr BENGMAIH -6-

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Cours logique combinatoire_2007_2008 2.4.3) Capteurs de position par codeurs rotatifs ou linaires. Ce sont des systmes permettant de reprer avec prcision la position d'un objet sur un dplacement linaire (capteurs de translation) ; ou circulaire (capteurs de rotation ou rotatifs). Dans chacun de ces deux types on distingue : a) Capteur de rotation incrmental. - les capteurs incrmentaux. - les capteurs absolus;

Le principe consiste rendre solidaire de l'objet en dplacement, une gravure en noir et blanc, claire par un faisceau visible ou invisible (infra-rouge) et dont la rflexion est lue par un photo-transistor. Les transitions noir-blanc et blanc-noir crent des signaux permettant le reprage.

Systme de lecture

Le petit trait au dessous du cercle sectoris permet de dtermin le passage l'origine. A partir de ce moment, l'incrmentation peut commencer. Si le disque comporte 90 transitions par 1/4 de cercle la rsolution est de 1

Figure 10

Le systme de lecture possde trois capteurs optiques (photo-diodes et photo-transistors) qui permettent dobtenir : - un top Zro (repre unique sur un tour) - 2 signaux dcals de 90, voies A et B et ventuellement leurs complments Voie a Voie B t t t b) Codeurs absolus. Toutes les pistes sont lues simultanment par des dtecteurs photo-sensibles : - suivant un rayon pour le capteur de rotation; - perpendiculairement aux pistes pour le capteur linaire. Dans chaque position, les dtecteurs se trouvent devant un "blanc" ou un "noir" qui correspond, suivant le cas, un tat haut ou bas. L'ensemble du dispositif, fournit chaque instant, le code binaire (GRAY) correspondant une position prcise de l'objet en mouvement. Le reprage peut se faire sans rfrence un passage zro.
Figure 11

Ceci permet de savoir le sens de rotation en dtectant lapparition dune voie avant lautre (voir CNC 2005). On peut galement doubler la rsolution en utilisant une fonction OU exclusif (CCP 2006).

III) Etude d'un transcodeur binaire rflchi / binaire naturel.

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Ce type de circuit permet de convertir une position code en binaire rflchi (voir codeur de position) en un nombre binaire correspondant cette position. x y z t X Y Z T

Binaire Rflchi

TRANSCODEUR

Binaire naturel

Figure 12

Tables de vrit. x 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 y 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 z 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 t 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 X 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 Y 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 Z 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 T 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

zt 00 01 11 10 xy 00 1 2 3 4 01 11 8 9 7 6 5

10 11 12

10 16 15 14 13

Tableaux de KARNAUGH. zt zt 00 01 11 10 00 01 11 10 xy xy 00 0 0 0 0 00 0 0 0 0 01 11 10 0 1 1 0 1 1 0 1 1 0 1 1 01 11 10 1 0 1 1 0 1 1 0 1 1 0 1

zt 00 01 11 10 xy 00 0 0 1 1 01 11 10 1 0 1 1 0 1 0 1 0 0 1 0

zt 00 01 11 10 xy 00 0 1 0 1 01 11 10 1 0 1 0 1 0 1 0 1 0 1 0

X= Z=

Equations : x

Y= x y + y x = x y

y z + x y z + x y z + x y

z
= z
( x y )

z (x y + x y ) + z (x y + x y ) T= T=

x y z t + x y z t + x y z t + x yzt + xy z t + xyz t + x y zt + x y z t
t ( z ( x y ))

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C.P.G.E-TSI Logigrammes: x y z t

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=1 =1 =1

Y Z T

Figure 13

Remarque : Nous voyons apparatre une structure rptitive qui permet dtendre n bits ce
systme de transcodage.

IV) Etude des multiplexeurs et des dmultiplexeurs. A l'aide d'une ou plusieurs entres de commande, on aiguille une des entres de donnes vers la sortie. La sortie recopie l'entre slectionne. 1. Le multiplexeur 2 voies : Un multiplexeur peut tre compar un commutateur mcanique. Le nombre des entres de donnes d'un multiplexeur dfinit le nombre de voies d'un multiplexeur. Si un multiplexeur possde n entres de donnes, on dit qu'il s'agit d'un multiplexeur n voies. Le nombre des entres de commande est fonction du nombre de voies du multiplexeur. Par exemple pour un multiplexeur 4 voies, on a besoin de 2 entres de commande. En effet, avec 2 entres de commande, on peut former 2 = 4 combinaisons logiques distinctes pour diffrencier les 4 voies du multiplexeur. Un multiplexeur 8 voies exigerait 3 entres de commande puisque 23 = 8.
La figure 14 donne le schma symbolique et l'quivalent mcanique d'un multiplexeur 2 voies. Suivant l'tat de l'entre de slection A, la sortie S recopie soit l'entre D0, soit l'entre D1.

Figure 14

Supposons que pour A = 0, S = D0 et que pour A = 1, S = D1. Nous en dduisons l'quation de S suivante : S = D0 A + D1A Le rseau combinatoire de la figure 15 peut fournir le signal S.

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D0 & 1 D1 A
Figure 15

&

2. Analyse dun multiplexeur deux voies intgr : LE 74157 Le circuit intgr 74157 est un quadruple multiplexeur 2 voies entre de slection commune. L'entre de validation (STROBE), galement commune, force les quatre sorties au niveau L quand elle est soumise au niveau H. Le brochage et le schma logique de ce circuit sont donns la figure 16.

Figure 16

La table de vrit de la figure 17 montre que la donne Ai est transfre en Yi lorsque l'entre SELECT est l'tat 0. Lorsque cette entre est l'tat 1, c'est la donne Bi qui est transfre en Yi.

Figure 17

Considrons la donne A constitue des bits A1, A2, A3 et A4, la donne B constitue des bits B1, B2, B3 et B4 et la donne Y constitue des bits Y1, Y2, Y3 et Y4. En fonctionnement normal, l'entre STROBE est maintenue 0. Cr par Mr BENGMAIH - 10 -

C.P.G.E-TSI Cours logique combinatoire_2007_2008 Si l'entre SELECT est l'tat 0, la donne Y est gale la donne A. Si l'entre SELECT est l'tat 1, la donne Y est gale la donne B. Un multiplexeur peut donc aiguiller des donnes constitues de plusieurs bits. 3. L e multiplexeur quatre voies : La figure 18 reprsente le schma symbolique et l'quivalent mcanique d'un multiplexeur 4 voies.

Figure 18

Le multiplexeur dispose de deux entres de commande A et B pour slectionner une des quatre entres D0, D1, D2 ou D3. En gnral, l'entre slectionne porte en indice l'tat correspondant la combinaison des entres de commande. On peut extraire l'quation de la sortie S suivante : S = B.A . D0 + B . A . D1 + B . A . D2 + B . A . D3 On aboutit au schma logique de la figure 19.
D0

&

D1

& 1 S

D2

&

D3 B A

& 1 1
Figure 19

Multiplexeur

Slecteur de donnes Rpartiteur de donnes

Demultiplexeur :

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C.P.G.E-TSI Cours logique combinatoire_2007_2008 Le slecteur de donnes est un circuit qui partir d'une adresse binaire (n bits) va slectionner l'une des 2n entres pour la mettre en communication avec la sortie. Le rpartiteur est un circuit qui partir d'une adresse binaire (n bits) va aiguiller l'entre vers l'une des 2n sorties.

Multiplexeur
0 1 2 3 4 5 6 7

Dmultiplexeur
DMUX S E
0 1 2 3 4 5 6 7

MUX

a
Figure 20

Structure interne.
A 1A 0 A 1A 0 A 1A 0 A 1A 0

E0

&

&

S0

E1 E2

&
1

&

S1

&

&

S2

E3

&

&

S3

A1

A1

A0

A0

S=

E0 A1 A0 + E0 A1 A0 + E0 A1 A0 + E0 A1 A0

S0 = E A1 A0 S2 = E A1 A0

S1 = E A1 A0 S3 = E A1 A0

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C.P.G.E-TSI Cours logique combinatoire_2007_2008 Application : Voltmtre numrique. Dcode BCD 7 seg

Tc

Td

Tu

0 1 0 1 1 0 0 1 0 0 1 0

d DMUX

MUX 8 0 1 0

MUX 4 1 0 0

MUX 2 0 0 1

MUX 1 1 1 0

11 10 01

8 4 2 1 Centaines

8 4 2 1 Dizaines

8 4 2 1 Units

code adr C-A-N 0-10

Figure 21

Analyse du fonctionnement. Lorsque l'adresse 0 1 est envoye sur les multiplexeurs, ceux-ci dirigent vers les afficheurs 7 segments les quatres sorties du compteur des units et le dmultiplexeur commande le transistor Tu, ceci permet de valider l'afficheur des units, le dcodeur DCB / 7 segments n'agira donc que sur cet afficheur. Ensuite, l'adresse 1 0 apparaissant, ce sont les dizaines qui s'affichent puis les centaines avec l'adresse 1 1. Si la succession des adresses est suffisament rapide, l'utilisateur l'impression que tous les afficheurs sont allums simultanment. Intrts de ce systme. - 7 broches du circuit sont utilises au lieu de 1 2 sous forme parallle. - 1 dcodeur, 7 rsistances et 3 transistors sont utiliss au lieu de 3 dcodeurs, et 21 rsistances sous forme parallle. - Un seul afficheur est allum au lieu de 3, ce qui limite lgrement la consommation.

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