UNIVERSIDAD NACIONAL DE INGENIERÍA

FACULTAD DE INGENIERÍA MECÁNICA

ANÁLISIS Y DISEÑO DE CIRCUITOS DIGITALES (MT-127)

TEMA: SEMANA 5
“CIRCUITOS LÓGICOS SECUENCIALES”

Subtitle
Autor:

Ing. Daniel Leonardo Barrera Esparta

 AGENDA
I.- INTRODUCCIÓN

II. ELEMENTOS DE MEMORIA

III. SEÑALES TEMPORIZADAS Y FLIP FLOPS

IV. OTROS PARÁMETROS DE SINCRONIZACIÓN

OBJETIVO.

 Conocer los diferentes circuitos secuenciales y sus características.

I.- INTRODUCCIÓN.

Los circuitos lógicos que hemos tratado en el capítulo de circuitos combinacionales,

tenían la característica de que su salida dependía directamente de las entradas en
ese instante de tiempo. Una entrada de un tiempo anterior no tenía efecto alguno en
las salidas actuales ya que los circuitos combinacionales no tenían la capacidad de
almacenar información. Sin embargo, la gran mayoría de circuitos digitales están
compuestos de circuitos combinacionales y de elementos de memoria.
II.- ELEMENTOS DE MEMORIA

El elemento de memoria más importante es el flip flop (conocido como LATCH o

multivibrador biestable – nombre técnico) los cuales se encuentran compuestos de
compuertas lógicas , los cuales, agrupados tienen la capacidad de almacenar
información. Cabe resaltar que por sí solos no pueden funcionar como una
memoria.
II.1- LATCH NAND

El flip flop más básico puede ser construido con dos compuertas lógicas tipo NAND.
II.2- LATCH NAND

Diagrama de tiempos.
Representación
alternativa:

Aplicación
II.3- LATCH RS (LATCH NOR)

R S Q(t+1)
0 0 Qt
0 1 1
1 0 0
1 1 ilegal
III. SEÑALES TEMPORIZADAS Y FLIP FLOPS TEMPORIZADOS
Clasificación:
1. Evento Manejado - Circuitos asíncronos que cambian su estado inmediatamente
cuando están habilitados.
2. Reloj Manejado - Circuitos síncronos que son sincronizados a través de una
señal de reloj
3. Pulso Manejado – Es una combinación de los dos anteriores.
III. SEÑALES TEMPORIZADAS Y FLIP FLOPS TEMPORIZADOS

Tsetup: tiempo de establecimiento: mínimo tiempo que la entrada debe estar en nivel
estable antes de que ocurra la transición en la salida.

T hold : tiempo de retención: mínimo tiempo que la entrada debe estar en nivel estable
después de que ocurra la transición en la salida.
III.1.- LATCH D (CERROJO).

Latch D: una sola entrada de control (D)

• almacenamiento de bits
• elimina la ambigüedad
III.1.- FLIP FLOP J-K

• Dos señales de control: J y K

• Sin estados ambiguos
• Mayor versatilidad en el diseño; diseños más simples
• Preferencia actual por FF-D por PLDs
III.1.- FLIP FLOP T (Toggle)

Flip-flop T (toggle)
• Conmuta con cada flanco activo del CLK
• Se puede implementar con FF JK y FF D
IV. OTROS PARÁMETROS DE SINCRONIZACIÓN

Otros parámetros de sincronización

Frecuencia máxima de CLK, fCLK

La más alta frecuencia a la cual el reloj de entrada de un circuito integrado puede
ser manejado.

Anchos de pulso, tW (CLK y entradas asincrónicas)

El periodo de la onda de pulsos.

Tiempos de transición del CLK (Tiempo de subida/ Tiempo de bajada)

Revisar: http://www.huarpe.com/electronica2/capitulo/capitulo08/html/555asta.html